Преобразователь двоичного кода в двоично-десятичный

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (ii) 888102

Союз Советских

Социалистических

Республик

Ж ,Г (61) Дополнительное к авт. свив-ву(22) Заявлено 100 1.80 (21) 2888464/18-24 с присоединением заявки йе (23 ) П.риоритет (5 I ) M. Кл.

G 06 F 5/02

Рщдарстеенный камнтет (53) УДК 681. 325 (088. 8) Опубликовано 071281 Бюллетень № 45

Дата опубликования описания 071281 ло делам нзобретеннй н отхрытнй (72) Авторы изобретения

Ю. С. Пономарев и В. К. И (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНОДЕСЯТИЧНЫЙ

Изобретение относится к вычислительной технике и может быть использовано в устройствах вывода цифровых вычислительных машин, систем телекодовой связи, в цифровых измерительных устройствах, работающих в двоичной системе счисления.

Известен преобразователь двоичного кода в двоично-десятичный (1), содержащий регистр двоичного числа, распределитель импульсов, шифратор, группы элементов И.

Недостаток известного преобразователя состоит в низком быстродействии, связанном с невозможностью учета реального двоичного кода.

I5

Наиболее близким решением по технической сущности и достигаемому результату к изобретению является преобразователь двоичного кода в двоичнодесятичный (2), содержащий управляе20 мый распределитель импульсов, шифратор, двоично-десятичный сумматор и регистр двоичного числа.

Недостаток данного преобразователя состоит в относительно низком быстродействии, связанном с трудностью объединения пар разрядом двоичного кода, эквиваленты которых не имеют единиц в одних и тех же разрядах. Недостаток преобразователя состоит еще и в сложности перестройки преобразователя при изменении его разрядности.

Целью изобретения является повышение быстродействия.

Поставленная цель достигается тем, что в преобразователь двоичного кода в двои чно-десяти чный, содержащий управляемый распределитель импульсов, шифратор, двоично-десятичный сумматор, входы которого соединены с выходами шифратора, а выходы являются выходами преобразователя, регистр двоичного числа, входы которого являются входами преобразователя, введен анализатор преобразуемого числа, группы прямых и инверсных входов которого соединены соответственно с пря888102 мыми и инверсными выходами ре гистра двоичного числа, а выходы анализатора преобразуемого числа соединены с управляющими входами управляемого распределителя импул ьсов, информационные выходы управляемого распределителя импульсов соединены с входами шифратора, тактовые входы анализатора преобразуемого числа соединены с тактовыми выходами управляемого распреде- 10 лителя импульсов.

Анализатор преобразуемого числа содержит группу элементов И, двухвходовые дешифраторы и элемент И, входы которого соединены соответствен- is но с входами группы инверсных входов анализатора преобразуемого числа, первые входы элементов И группы соединены соот ветст венно с входами группы прямых входов анализатора преобразуе о

I мого числа, а вторые входы элементов И группы соединены с первым тактовым входом анализатора преобразуемого числа, прямые и инверсные входы

i-го двухвходового дешифратора — (1 — — ), где и — число разрядов у1-4 входного числа, соединены соответственно с входами (2i+3)-го и (21+4)-ro разрядов групп прямых и инверсных входов анализатора преобразуемого числа, тактовый вход i-го двухвходового дешифратора соединен с (1+1)-ым тактовым входом анализатора преобразуемого числа, выходы элементов И группы, элемента И и двухвходовых дешифраторов являются выходами анализатора преобразуемого числа.

На фиг. 1 приведена блок-схема предлагаемого преобразователя, на о фиг. 2 - блок-схема анализатора преобразуемого числа; на фиг. 3 - блок-схема одного из вариантов построения распределителя импульсов.

Преобразователь двоичного кода в двоично-десятичный содержит (см. . фиг. 1) регистр 1 двоичного числа, анализатор 2 преобразуемого числа, управляемый распределитель 3 импульсов, двоично-десятичный сумматор 4, so шифратор 5.

Анализатор 2 преобразуемого числа содержит (см. фиг. 2) элементы И Ь-15, тактовые входы 16, группу прямых вхо дов 17, выходы 18 анализатора преоб- ss разуемого числа, элементы И 19-21, группу инверсных входов 22, выходы 23 нестробируемых элементов И.

Элементы И 10-12 совместно с элементом И 20 образуют двухвходовый дешифратор 24.

Управляемый распределитель 3 импульсов содержит (см. Фиг. 3) управляющие входы 25, генератор 26 серий импульсов, элемент 27 задержки, элемент ИЛИ 28, триггеры 29-30 разрядов двоичного счетчика, элементы HE 31-34 элементы И 35-46, выходы 47 и вход пуска 48.

Двоичный регистр 1 представляет собой регистр параллельного действия.

Он имеет входы для занесения 0 или 1 в триггеры соответствующих разрядов.

Выходами регистра 1 являются н левые и единичные выходы триггеров соответствующих разрядов (всего два Bblxo да). Анализатор 2 преобразуемого числа представляет собой набор элементов

И, подключенных входами к единичным и нулевым выходам регистра 1 (см. Фиг. 2) .

При этом первые входы элементов И

6-9 соединены соответственно с единичными выходами триггеров первых четырех разрядов регистра 1. Вторые входы указанных элементов И соединены с первым выходом управляемого распределителя импульсов. Все последующие элементы И (10-15) объединены в группы по три элемента каждая. Каждый из элементов И каждой группы подключен к единичным и нулевым выходам соседней пары триггеров регистра 1. При этом первые входы первых двух элементов И каждой группы соединены соответственно с единичными выходами пары соседних разрядов (Т1,1 и Т„, а вторые входы соединены с нулевыми выходами указанных триггеров, но в обратной последовательности (T и Т ). Третий элемент И каждой группы своими первыми двумя входами подключены к единичному выходу триггеров соседней пары разрядов регистра 1 (Т и Т .

Третьи входы элементов И каждой группы являются стробирующими и соединены с соответствующим номеру группы выходом распределителя импульсов.

Выходы всех стробируемых элементов И подключены к входам шифратора 5, Кроме того, в анализаторе 2 имеются нестробируемые элементы И 19-21, входы 22 KQTopblx соединены с нулевыми Bbl ходами триггеров регистра 1. При этом входы первого из упомянутых элементов И 19 соединены с нулевыми выходами первых четырех триггеров регист5 888102 Ь ра 1, а входы всех последующих указан Формируются нулевые сигналы, так как ных элементов И подключены соответст- ни в одной из .групп не присутствует венно к нулевым выходам триггеров каж- два (четыре) нуля. дой из последующих пар разрядов реги-, стра l.

Дпя преооразования числа необхоВыходы 23 нестробируемых элемендимо на вход 48 (фиг. 3) подать затов И подключены к управляющим вхопускающий импульс. По этому сигналу дам распределителя импульсов. Шифра- в первый.и второй триггеры 29 и 30. тор 5 об спечивает формирование вы- счетчика, заносятся две единицы, генеходных сигналов двоичных эквивалентов !О

Выходы шифратора 5 подключены к вхо- довательность импульсов, период кото дам разрядов двоично-десятичного сум- Рых опРеДелЯетсЯ вРеменем заДержки мат ора. в логических элементах устройства и

Преобразователь работает следующим временем выполнения сложения в сумобразом. маторе 4 (фиг. 1) . Первый импульс из

После нанесения исходного числа в серии поступает через элемент ИЛИ 28 в регистр 1 запускается распределитель (фиг 3) на счетный вход пеРвого тригимпульсов, которяй обеспечивает фор- . гера и Устанавливает его в нУлевое мирование последовательности такто-, состояние. При этом с единичного выховых импульсов. Если преобразуемое чис- 20 A nePaoro триггера 29 по счетномУ ло в регистр 1 имеет единицы в каждом ходУ Устанавливаетсв а нУль тРиггеР разряде, то распределитель импульсов 30. QePea вРемЯ задержки элементов сформирует полную последовательность (3 ° 27) на выходе элемента И 43 фор-, импульсов. B этом случае в первом мируется единичный сигнал, который такте сформируются единичные сигналы ь поступает на вход элементов И 35 и 38. на выходах стробируемых элементов И

Так как в первой группе (2, 2", 2

6-9 (фи г. 2), которые обе спе чи вают 2 ) не все нули, то на вход, соединенпоаа„y Ha входы четырех младших раз- ный с элементом И 39. подается нулерядов двоично-десятичного сумматора вои уровен ь, и элемент з аперт. Этот единичных сигналов. За время первого У0 же упРавлЯюЩий сигнал чеРез элемент такта двоично-де,„тичны! с мматор НЕ 31 открывает элемент И 35 и на су рует число 2 +2 +2 +2 и форми- первом выходе Распределителя импульрует про жуточный результат 10101000 сов поЯвлЯетсЯ единичный сигнал. Этот

В момент поступления второго импульса сигнал стРобирует шифратор, и на вхоформируется единичный сигнал на вы- дах разрядов 1, 2, 4 двоично-десятичходе элемента И 12, а на выходе эле- ного сумматора появляются единичные мента И 10 и 11 формируется нулевой си гналы. В двоично-десятичном сумматосигнал. В результате на вход двоич- ре будет записано число 0001.0001. В но-десятичного сумматора с шифратора момент пРихоДа втоРого импУльса от гепоступает код 01101001(96), который нератора 26 в триггер 29 запишется 1. за время второго такта суммируется Элемент И 44 будет подготовлен высос содержимым двоично-десятичного сум- кими (единичными) уровнями триггеров матора и формируется второй промежу- счетчика. Через время задержки,< точный результат 1000 1000 1000 (111). элемента 27 с выхода элемента И 44

В дальнейшем работа в каждом такте через элемент И 36 на вход дешифрато43 преобразователя происходит аналогич- ра поступит импульс второго такта. .но. Последний такт обеспечивает, кро Шифратор по второму такту обеспечит ме упомянутых операций, установку рас- добавление в двоичный сумматор едипределителя в исходное состояние и ниц в разряды 5, 3 и 2. В результате прекращает работу генератора 26. суммирования в двоично-десятичном

30 сумматоре образуется число 0010. 0111.

Пустьнеобходимо преобразовать вдво А алогично сФормируется импульс третьично-десятичный код число 0011011011. его такта. Однако, в виде того, что

В данном случае анализатор 2 после в третьей группе присутствуют две занесения преобразуемого числа в дво- единицы то шифратор обеспечит доИ

Р ичный регистр 1 подготавливает единич- . бавление единиц в разряды двоичноные сигналы на выходах стробируемых десятичного сумматора 3, 4, 8 и 9. В элементов И 6, 7, 9, 11, 15 (фиг. 2), результате образуется двоично-десяна выходах нестробиоуемых элементов тичный эквивалент преобразуемого чис88810? ла: 0010 001 1001. При поступлении четвертого импульса от генератора 26 с выхода соответствующего нестробируемого элемента И (19-21) сформируется единичный сигнал, который через элемент И 42 обеспечит дополнительное добавление 1 в счетчик тактов и запретит через элемент HE 34 и элемент И 38 формирование импульса четвертого такта и обеспечит прекращение работы генератора 26 по входу Стоп, Формула изобретения

1. Преобразователь двоичного кода в двоично-десятичный, содержащий управляемый распределит ел ь импульсов, шифратор, двоична-десятичный сумма- . рв тор, входы которого соединены с выходами шифратора, а выходы являются выходами преобразователя, регистр двоичного числа, входы которого являются входами преобразователя, о т — и л и ч а ю шийся тем, что, с целью повышения быстродействия, в него введен анализатор преобразуемого числа группы прямых и инверсных входов которого соединены соответственно с прямыми и инверсными выходами регистра двоичного числа, а выходы анализатора преобразуемого числа соединены с управляющими входами управляемого распределителя импульсов, инфор35 мационные выходы управляемого распределителя импульсов соединены с входами шифратора, тактовые входы анализатора преобразуемого числа соединены с тактовыми выходами управляемого распределителя импульсов.

2. Преобразователь по и. 1, о т л и ч а ю шийся тем, что анализатор преобразуемого числа содержит группу элементов И, двухвходовые дешифраторы и элемент И, входы которого соединены соответственно с входами группы инверсных входов анализатора преобразуемого числа, первые входы элементов И группы соединены соответст венно с входами группы прямых входов анализатора преобразуемого числа, а вторые входы элементов И группы соединены с первым тактовым входом анализатора преобразуемого числа, прямые и инверсные входы 1-го двухи — 4 входового дешифратора = (1 -; ), где и — число разрядов входного числа соединены, соответственно с входами (2i +3)-ro и (2i +4)-го разрядов групп прямых и инверсных входов анализатора преобразуемого числа, тактовый вход 1-го двухвходового дешифратора соединен с (i+1)-ым тактовым входом анализатора преобразуемого числа, выходы элементов И группы, элемента И и двухвходовых дешифраторов являются выходами анализатора преобразуемого числа.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

И 637808, кл. G 06 F 5/02, 1974.

2, Авторское свидетельство СССР по заявке и 2847742,кл. G 06 F 5/02, 18/24, 26. 11. 79 (прототип) .