Запоминающее устройство

 

О П И С А Н И Е (1)oososi

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советски к

Социалистические

Республик (6l ) Дополнительное к авт. свнд-ву(22) Заявлено 07.03.80 (2E ) 2913513/18-24 (51)M. Кл.

G 11 С 11/40 с присоединением заявки М (23 ) Приоритет фкударстеекнмй кемктет

СССР йа делам кзобретениЯ н еткритиЯ

Опубликовано 07.02.82. Бюллетень М 5

Дата опубликования описания 10.02.82 (53) т ДК 681.327. .66(088.8) (.72) Авторы изобретения

I

П. А. Зенцова и В. Д. Сафонов (7l ) Заявитель (S4) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислитель= ной технике и предназначено для создании полуироводниковых постоянных запоминаю» ших устройств с электрическим перепрограммированием информации на основе

МНОП (металл- нитрнд кремния - .окисел

5 кремния - полупроводник) запоминающих стук тур.

Известно постоянное запоминающее устройство с электрической сменой инtO формации, содержащее. матрицу МНОП, ячеек памяти, каждая из которых состоит из запоминающего и разделительного транзисторов, позволяющих использовать одну столбцовую шину общей для двух

15 соседних ячеек, подключая каждую пару ячеек к усилителю считывания таким образом, что одна ячейка является запоминающей, а другая- опорной (13

Однако указанное запоминающее устройство вследствие несимметричности схемы имеет пониженную помехоустойчивость и недостаточное время хранения информации.

Наиболее близким по технической сущности к предлагаемому является постоянное запоминающее устройство, в котором каждая столбцовая шина, являющаяся общей для каждых двух соседних ячеек, содержащих разделительный и запоминающий транзисторы, подключает к ячейкам через соответстсвующие дешифруемые ключевые транзисторы разря» ды сдвигового регистра (2)

Недостатком такого устройства является необходимость коммутации при записи и ctHpBHHH информации высоковольт ных сигналов передающими ключевыми транзисторами, что требует соответст венно высоковольтных схем адресных усилителей, регистра, что снижает надежность схемы. Кроме того, недостатком такого запоминающего устройства является то, что направление протекания тока в двух соседних ячейках противоположное. Это требует включения разделительного транзистора ячейки либо в цепь стока, либо в цепь истока запоминающего

3 90398 транзистора, изменяя крутизну ячейки и, следовательно, быстродействие схемы.

Бель изобретения — увеличение надежности устройства и быстродействия при считывании.

Указанная цель достигается тем, что в запоминающее устройство, содержащее первую группу ключевых элементов, выполненных на транзисторах, стоки которых подключены к информапионным входам матричного накопителя, а истоки — к . входам блока считывания-записи, одни адресные входы матричного накопителя, подключены к выходам адресного дешифратора, адресные усилители, выходы t5 первого из которых подключены к другим адресным входам матричного накопителя, дополнительно введены источник опорного напряжения, нагрузочные элементы, каждый их которых выполнен на транзисторе, исток которого подключен к соответствующему информационному входу матричного накопителя, затворы и стоки транзисторов нагрузочных элементов подключены к выходам соответст- 5 вующих источников питания, и вторая группа ключевых элементов, каждый из которых выполнен иа транзисторе, исток которого подключен к соответствующему информационному входу матричного накопителя и к стоку транзистора соответствующего ключевого элемента перо вой группы, стоки транзисторов одних ключевых элементов второй группы подключены к истокам соответствующих

35 транзисторов ключевых элементов первой группы и к соответствующим входам блока считывания-записи, стоки тран зисторов других ключевых элементов второй группы подключены к стокам о транзисторов соответствующих ключевых элементов первой группы и к соответствующим выходам источника опорного напряжения, затворы транзисторов первых и вторых ключевых элементов пер45 вой и второй групп соответственно объединены и подключены к соответствующим выходам второго адресного усилителя.

Кроме того, матричный" накопитель содержит запоминающие и разделительные транзисторы, затворы соответствующих запоминающих транзисторов объединены и являются одними адресными входами матричного накопителя, затворы coom ветствуюших разделительных транзисторов объединены и являются адресными входами матричного накопителя, стоки соответствующих запоминающих транзисторов объединены и являются соответст1 4 вующими информационными входами матричного накопителя, истоки соответствующих разделительных транзисторов объединены и являются соответствующими информационными входами матричного накопителя, исток каждого из запоминающих транзисторов подключен к стоку соответствующего разделительного транзистора.

На чертеже представлена схема запоминающего устройства.

Запоминающее устройство содержит первую группу ключевых транзисторов 1, стоки которых подключены к информационным входам 2 матричного накопителя 3, входы 4 блока 5 считывания -записи, выходы 6 источника 7 опорного напряжения, вторую группу ключевых элементов, каждый из которых выполнен на транзисторе 8, адресный усилитель 9, транзисторы 10, являющиеся нагрузочными элементами, источник 11 питания, одни адресные входы 12 матричного накопителя 3, адресный дешифратор 13, другие адресные входы 14 матричного накопителя 3, адресный усилитель 15.

Матричный накопитель 3 содержит запоминающие транзисторы 16 и разделительные транзисторы 17.

Устройство работает следующим образом.

В режиме считывания нагрузочные элементы 10 закрыты и находятся в непроводящем состоянии.

Для того, чтобы опросить ячейку запоминающего устройства, открываются разделительные транзисторы 17, подключенные к одному из выводов адресного усилителя 15. Разделительные транзисторы 17 каждых соседних ячеек подключены к другому из выводов адресного усилителя 15 и закрыты, исключая про текание тока через эти ячейки.

Одновременно с этим от другого адресного усилителя 9 включаются транзисторы 1 первой группы ключевых элементов, От источника 7 опорного напряжения с выхода 6 подается напряжение на исток транзистора 1 первой группы ключевых элементов. Если запоминающий транзистор 16 находится в проводящем состоянии, то создается цепь протекания тока: источник опорного напряжения, выход 6, транзистор 1 первой группы ключевых элементов, информационный, выход 2, разделительный транзистор 17; запоминающий транзистор 16, информационный выход 2, транзистор 1 первой

5 9 группы ключевых элементов, вход 4, блок 5 считывания -записи.

Соседняя ячейка опрашивается, когда потенциалы нв одном из выводов адресных усилителей 9 и 15 изменяются нв противоположные. В этом случае открь1ваются разделительные транзисторы. 17 и транзисторы 8 второй группы ключевых элементов.

Опрос ячейки происходит так, как и в первом случае, только в цепи протекания тока вместо транзисторов 1 первой группы ключевых элементов участвуют транзисторы 8 второй группы ключевых элементов, .

03981- 6 ки — к входам блока считывания-записи

1 одни адресные входы матричного како пителя подключены к выходам адресного дешифрвтора, адресные усилители, выходы первого из которых подключены к другим адресным входам матричного накопителя, отличающееся тем,что,с целью повышения надежности и быстродействия устройства, оно содержит источник опорного напряжения, нагруэочные элементы, каждый из которых выполнен на транзисторе, исток которого подклк чен к соответствующему инфопмационному входу матричного накопителя, затворы и стоки транзисторов нагрузочных элементов подключены к выходам соответсз вуюших источников питания, и вторую группу ключевых элементов, каждый иэ которых выполнен на транзисторе, ист. к которого подключен к соответствующему информационному входу матричного накопителя и к стоку транзистора соответст"вующего ключевого элемента первой группы, стоки транзисторов одних ключевых элементов второй группы подключены к истокам транзисторов соответствующих ключевых элементов первой группы и к соответствующим входам блока считывания-записи, стоки транзисторов других ключевых элементов второй группы подключены к стокам транзисторов соответствующих ключевых элементов первой группы и к соответствующим выходам источника опорного напряжения, затворы транзисторов первых и вторых зя ключевых элементов первой и второй групп соответственно объединены и подключены к соответствующим выходам второго адресного усилители., I

В режиме записи закрыты все раз делительные транзисторы 17 запоминающего устройства. Через нагрузочные элементы 10, затворы и стоки которых подключены к высоковольтному источнику 11 питания (порядка 30 -35 B), на информационные шины 2 матрицы 3 подается напряжение блокировки записи.

Информационные шины 2 и соответственно стоки запоминающих транзисторов

16 подключаются через транзисторы первой или второй группы ключевых элементов к соответствующему входу 4 блока 5 считывания-записи. Если на входе 4 схемы считывания-записи имеется низкий потенциал, пооисходит запись информации в ячейку матричного накопителя. Если вход 4 схемы считываниязаписи является плавающим, то информационная шина 2 имеет потенциал блокировки записи, и записи информации в ячейку не произойдет.

4S

Кроме того, устройство имеет однонаправленное протекание тока считывания через ячейку памяти от нечетной разряд-. ной шины к четной, что также повышает надежность его работы.

В предлагаемом устройстве исключаются высоковольтные цепи адресного усилителя и блока считывания-записи, что повышает надежность и быстродействие устройства. формула изобретения

Запоминающее устройство, содержащее первую группу ключевых. элементов, выполненных на транзисторах, стоки ко- торых подключены к информационным входам матричного накопителя, а исто2. Запоминающее устройство по и. 1, отличающееся тем,что, матричный накопитель содержит запоминающие и разделительные транзисторы, затворы соответствующих запоминаю них транзисторов объединены и являются одними адресными входами матричного накопителя, затворы соответствующих разделительных транзисторов объединены и являются адресными входами матричного накопителя, стоки соответствующих запоминающих транзисторов объединены и являются соответствующими информационными входами матричного накопителя, истоки соответствующих разделительных транзисторов объединены и являются соответствующими информационными входами матричного накопителя, исток каждого из запоминающих транзисторов подключен к стоку соответствукнпего разделительного транзистора.

Источпики информации, принятые во внимание при экспертизе

90398 1

1. Патент США No 4090257, кл. 6 11 С 11/40, 1978.

2. Патент США ¹ 4 103344, кл. 6 11 С 11/40, 1978 (прототип).

Составитель С. Шустенко

Редактор Н. Чубелко Техред Е. Харитончик Корректор В. Бутяга

Зака з 134/36 Тираж 623 П одписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4