Запоминающее устройство с автономным контролем

 

(72) Авторы изобретения

Г. А. Бородин, Н. И. Егорова и А, К. Столяров

Московский ордена Ленина энергетическик инсти(ут (7! ) Заявитель (54) ЗАПОМИНА%ЯЕЕ УСТРОЙСТВО

С АВТОНОМНЫМ КОНТРОЛЕМ

Изобретение относится к вычислительной технике. а именно к запоминающим устройствам на многоразрядных модулях памяти на интегральных микросхемах со схемами обнаружения отказавших модулей.

Известно устройство для кодирования и декодирования циклических кодов при передаче информации по каналам связи. В устройстве используются постоянные запоминающие блоки и сумматоры (3J

Устройство требует для обнаружения ошибок либо большого времени на декодирование, либо большой избыточности.

Известна информационная память, состоящая из М модулей памяти по В разрядов в каждом модуле, устройство контроля, состоящее из В блоков контроля по четности и обнаруживающее ошибки при отказе модуля памяти, т.е. до В разрядов (2).

Недостатком устройства является излигцняя избыточность в проверочных разрядах и невозможность определения места отказа.

Наиболее близким к предлагаемому по технической сущности являются запоминающие устройства с контролем на основе числового контроля по модулю, содержащие накопитель, информационные входы которого подключены к входам первого формирователя контрольных разрядов, а информационные выходы — ко входам второго формирователя контрольных разрядов, схему сравнения, одни входы которои подключены к выходу второго формирователя контрольных разрядов, а другие к выходам контрольных разрядов накопитеt31

Однако устройство характеризуется недостаточной точностью контроля, а именно невозможностью определения номера отказавшего модуля и определения всех ошибок при отка!

5 зе одного молвя, Цель изобретения — повышение точности контроля.

Поставленная цель достигается тем, что

20 в запоминающее устройство с автономным контролем, содержащее накопитель,информационные входы которого подключены к входам первого формирователя сигналов контрольных разрядов и являются информацион3 90758 ными входами устройства, одни контрольные входы накопителя подключены к выходам первого формирователя сигналов контрольных разрядов, выходы накопителя подключены к входам второго формирователя сигналов контрольных разрядов и являются информационными выходами устройства, выходы второго формирователя сигналов контрольных разрядов подключены к одним входам схемы сравнения, вторые входы которой подключены 10 к одним контрольным выходам накопителя, дополнительно введены первый постоянный накопитель, входы которого подключены к информационным входам накопителя, первый формирователь сигналов четности, входы кото- рого подключены к выходам первого постоянного накопителя, а выходы — к другим контрольным входам накопителя, второй постоянный накопитель, входы которого подключены к информационным выходам накопителя, второй формирователь сигналов четности, входы которого полключены к выходам второго постоянного накопителя, сумматор-вычитатель, одни входы которого подключены к другим контрольным выходам накопителя, а другие входы — к выходам второго формирователя сигналов четности, и третий постоянный накопитель, одни входы которого подключены к выходам схемы сравнения, дрыне входы к выходам сумматора- вычитателл, а выходы зо третьего постоянного накопителя являются управляющими выходами устройства.

11а чертеже представлена блок-схема предлагаемого устройства с автономным контролем.

Устройство содержит накопитель 1, информационные входы 2, первый формирователь 3 сигналов контрольных разрядов, первый постоянный накопитель . 4, первый формирователь 5 сигналов четности, схему 6 сравнения, информационные выходы 7, второй формирователь 8

4Q сигналов контрольных разрядов, второй постояшиш накопитель 9, второй формирователь 10 сигналов разрядов четности, сумматор-вычитатель 11, третий постоянный накопитель 12 и регистрирующую схему 13.

Устройство работает следующим образом, 45

На информационные входы 2 накопителя 1 входы первого формирователя 3 сигналов контрольных разрядов и входы первого постоянного накопителя 4 поступает двоичный код числа, подлежащего записи в очередном цикле. В информационные разряды накопителя 1 непосредственно, а в контрольные разряды после соответствующей обработки в ко. дирующем устройстве, состоящем иэ первого постоянного накопителя 4, первого формиро- И вателя 5 четности и первого формирователя

3 сигналов контрольных разрядов цо модулю

3. Если А — величина нечетного выбранного модуля, то возможная величина разрядности модуля памяти не превышает величину (А — 1) разряд и количество охваченных контролем модулей памяти не может превышать величины (А — 1). Количество контрольных разрядов, необходимых для записи вычета числа по модулю А, определяется величиной Км = 1

+ (log> А), где (log A) — целая часть числа.

С помощью первого формирователя 3 сигналов контрольных разрядов по модулю определяется вычет записываемого числа, который записывается в К контрольных разряда.

Определение вычета производится следующим образом, Всем (А — i) раэрялам с первого модуля памяти придается вес один.

Всем (А — 1) разрядам со второго модуля памяти придается вес два. Всем (А — 1) раэпядам с третьего модуля памяти придается вес три и т.д.

Указанные разряды в соответствии с присвоенными весами поступают на первый формирователь 3 сигналов контрольных разрядов по модулю А. Известно, что формирователи по нечетному модулю имеют входы с весами

1, 2, 4, ..., т.е. равными степени двойки.

Поэтому для того, чтобы иметь вес, не равный степени двойки, необходимо разряды с модулей памяти с такими весами подать одновременно на несколько входов с различными весами первого формирователя 3 сигналов по модулю А. Это позволяет закодировать все контролируемые модули накопителя 1.

Определение К контрольных разрядов в нервом постоянном накопителе 4 производится- следующим образом. Первый постоянный накопитель 4 состоит из (A — 1) модуля, каждый из которых предназначен для кодировки своего модуля памяти, (А — 1) разряд с модуля памяти поступает на вход своего первого постоянного накопителя 4, где производится кодировка по следующему алгоритму

00 ... 00 — одна кодовая комбинация

00 „, 01 !

00 „, 10 — для всех комбинаций, содержащих всего 1 единицу в

01 ... 00 коде из (А-1) разрядов

10 ... 00! одна кодовая комбинация

00 ... 111 — для всех комбинаций, содержащих две единицы в коде

11 ... 00 из (А — 1) разрядов --- одна кодовая комбинация

11 ... 11 — одни кодовая комбинация, т.е. для кода из (А — 1) разрядов необходимо всего (2" t 1) кодовая комбинация, для того, ггобы определить пали гие ошибки любой кратности в (А — 1) разрядном модуле всех (А-1) модулей памяти. Лчя этого необходимо иметь контрольные разряды К, количество которых «прецеляется иэ выражения

5 907588 6

К, = 1 + (log (A — 1)1, ются в дополнительные контрольные разряды где (log,(А-1)) — целая часть числа. модулей памяти накопителя 1.

В табл. 1 приведены различные характерисОдноименные разряды с каждого из (А — 1) тики, которые позволяют выбрать нужный модулей постоянного накопителя 4 складыва- s модуль и разрядность постоянного накопителя ются по модулю 2 в первом формирователе для обнаружения всех ошибок при отказе

5 и получается на выходе формирователя 5 одного модуля и определить номер отказавКп контрольных разряда, которые записыва- щего модуля памяти.

Таблица I

13

19

Км

5 5

3 3

4 3 4 3 4 5

4 3

Кол-во модулей 4 6 10

10 12 12 16 16 18 18 18

Разряд модуля 4 6 7

12 7 16 7 16 18

10 7

Разряд заломинающего 16 устройства

36 70 100 84 144 112 256 126 288 324

При считывании работа устройства происходит следующим образом.

Считанные информационные разряды иэ модулей памяти накопителя 1 поступают на информационные выходы 7 и на входы второго формирователя 8 сигналов контрольных разрядов по модулю и второго постоянного накопителя 9, где аналогично выработке контрольных разрядов в блоках 3 — 5 производится выработка контрольных разрядов из считанных кодов чисел. Полученные контрольные разряды сравниваются с соответствующими контрольными разрядами, считываемыми из накопителя 1, в схеме 6 сравнения и сумматоре-вычитателе

11 следующим образом. Контрольные вычеты сравниваются поразрядно в схеме 6 сравнения, что позволяет определить величину изменившегося модуля при наличии ошибки. В сумматоре-вычитателе 11 производится вычитание контрольного кода, поступающего из накопителя 1 из контрольного кода, поступающего из второго формирователя 10 разрядов четности через второй постоянный накопитель 9. Учитывая специфику задания кодов в постоянном накопителе, по разности кодов можно судить о количестве ошибок, возникших в результате отказа. Для определения факта ошибки доста55 точно контрольных разрядов, определяемых с помощью первого и второго постоянных накопителей.

Однако для определения номера отказавшего модуля необходимы контрольные разряды, определяемые с помощью нсрвого и второго формирователей контрольных разрядов по модулю А, Определение номера отказавшего модуля производится в третьем постоянном накопителе 12. Регистрация номера производится регистрирующей схемой 13.

Определение номера отказавшего модуля производится следующим образом. Возьмем для определенности величину модуля A=7. ,11дя понимания принципа определения номера отказавшего модуля составляется таблица соответствия между количеством отказавших разрядов в модуле памяти, определяемых с помощью постоянных накопителей 4 н 9, формирователей 5 и 10 и сумматора-вычитателя

11, величиной изменившегося модуля, определяемой с помощью формнроиатенсй 3 и Х сигналов контрольных разрядов но модглю A и схемы 6 сравнения. и к лом нг мера отказавшего модуля памяти. Данные сведены в таблицу 2.

Как видно из табл. 2, есть однозначное соответствие между количеством возникших ошибок, величиной измениншего модуля и номером отказавшего модуля памяти. Аналогичные таблицы нетрудно построить и лля других значений модуля А. Нанная таблица записывается в третий постоянный накони907588 8 разом, определяются все ошибки в пределах разрядности модуля цамяти и определяется б- номер модуля памяти, Таблица 2

Величина изменившегося модуля (блоки

3, 8, 6) оличество ошибок, произошедших в модуле памяти (блоки 4, 9-11) 11

5 2 3 6

3 4 6 5

1 6 2, 4

6 1 5 3

2 5 4 1

7 тель 12. На его выходе имеем код номера отказавшего модуля памяти, который поступает s регистрирующую схему 13. Таким о

Применение предлагаемого изобретения позволяет повысить точность контроля за счет обнаружения ошибок любой кратности и, кроме того, обнаружение номера отказавшего разряда. Это позволяет повысить зффективность работы запоминающего устройства с автоном- 30 ным контролем.

Формула, изобретения

Запоминающее устройство с автономным контролем, содержащее накопитель, информационные входы которого подключены к входам первого формирователя сигналов контрольных разрядов и являются информащюн- 46 ными входами устройства, одни контрольные входьь накопителя подключены к выходам первого формирователя сигналов контрольных разрядов, выходы накопителя подключены к входам второго формирователя сигналов конт- 45 рольных разрядов и являются информационными выходами устройства, выходы второго формирователя сигналов контрольных разрядов подключены к одним входам схемы сравнения, вторые входы которой подключены к одним контрольным выходам накопителя, о т л ичающееся тем,что,сцельюповышения точности контроля, оно солержиг первый постоянный накопитель, входы которого подключены к информационным входам накопителя, первый формирователь сигналов четности, входы которого подключены к выходам первого постоянного накопителя, а выходы — к другим контрольньгм входам накопителя, второй постоянный накопитель, входы которого подключены к информационным выходам накопителя, второй формирователь сигналов четности, входы которого подключены к выходам второго постоянного накопителя, сумматор-вычитатель, одни входы которого подключены к другим конгрольным выходам накопителя, а другие входы — к выходам второго формирователя сигналов четности, и третий постоянный накопитель, одни входы которого подключены к выходам схемы сраЪпения, другие входы — к выходам сумматора-вычитателя, а выходы третьего постоянного накопителя являются управляющими выходами устройства.

Источники информации, принятые во внимание при экспертизе

1. Специализированные и комбинированные вычислительные устройства Межв. сб. научн. трудов. Вып. 6, Рязань, 1978 г., с. 114 — 119.

2. Патент Великобритании И 1391976, кл, G 1I С 29/00, опублик. 1975.

3. Путинцев Н. Д. Аппаратурный контроль управляющих цифровых вычислительных машин.

М., "Советское радио", 1966. с, 434 (прототип).

907588

Составитель В. Гордонова

Техред E. Харитойчик Корректор М. Коста

Редактор Н. Бобкова

Заказ 601/60

Филиал ППП "Патент", г. Ужгород, ул. Проектная 4

Тираж 624 Поднисное

ВНИИПИ Государственного комитета СССР но делам изобретений и открытий

113035, Иосква, Ж 35, Раушская наб., д. 4/5