Устройство для контроля оперативной памяти

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик („) 911626 (63)Дополнительное к авт. сеид-ву (22) Заявлено 67. 03. 80:(21) 2893396/18-24

Р М К з с присоединением заявки Мо

G 11 С 29/00 (23) Приоритет

Госуаарственный комитет

СССР ио делам изобретений и открытий

Обубликовано 0703.82. бюллетень Но9

)$3) УДК . 327 (088.8) Дата опубликования описания 07.0382

1 и

В.П.Андреев, A.Í.Ïðeñíéêîí,A,Í.Иванор и .B".А.Коржев,;

1 " 1 (72) Авторы изобретения (71) Заявитель (54).УСТРОЙСТВО,ПЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ IIANRTH!

Изобретение относится к запоминающим устройствам.

Известно устройство для контроля оперативной памяти, в котором контроль осуществляется по тестовой программе и результат видается в Форме Годен или Не годен, причем адрес и разряд сбоя определявтся по их значениям,записанним в оперативную часть сбоя flj.

Недостатком этого устройства является низкое быстродействие.

Наиболее близким техническим решением к изобретению является устрой- . ство для контроля оперативной.памя- . ти, содержащее узел индикации, в котором индицируется инФормация о местонахождении неисправных модулей проверяемой памяти(2) .

Недостатком этого устройства является низкое быстродейстние, так как прн обнаружении сбоя работа устройства прерывается °

Цель изобретения - повышение быстродействия устройства за счет определения адресов неисправных модулей проверяемой памяти без прерывания тестовой программы.

При этом накопитель целесообраз но выполнить содержащим группы триг2 геров по числу дешиАраторов причеМ входы установки s единицу триггеров

1 каждой группы подключены соответст8еННо к-адресным входам накопителя, а выходы - к соответствующим вйходам накопителя, входы -установкй в:.ноль .триггеров подключены к управляющему входу накопителя.

)p Поставленйая цель достигается тем, что в устройство для.контроля оперативной памяти,. содержащее блоки анализа адреса и блок индикации, причем входы первого и второго блоков анализа адреса являются соответственно адресними и стробирующими входами устройства, введенй деши@раторы и накопитель, причем адресные входы на.копителя соединены соответственно с

2О выходами дешифраторов, а управляющий вход является управляющим входом устройства,выходи накопителя соедн-.0 неиы.соответственно со входами блока индикации, адресные входы дешифраторов подключены соответственно к выходам первого блока анализа, а стробирующие входы — к выходам второго блока анализа адреса.

Накопитель содержит группы триггеров по числу дешнфраторов, причем входы установки в единицу триггеров

911626 каждой группы подключены соответственно к адресным входам накопителя,а выходы — к соответствующим выходам накопителя, входы установки в ноль триггеров подключены к управляющему входу накопителя.

На чертеже изображена Функциональная схема предлагаемого устройства.

Устройство содержит первый блок

1 анализа адреса, предназначенный для анализа адреса неисправного моду- о ля проверяемой памяти, второй блок

2 анализа адреса, предназначенный для анализа номера разряда неисправного модуля, дешифраторы 3,1-3.3, накопитель 4 и блок 5 индикации.

На чертеже обозначены также адресные б и стробирующие 7 входы устройства, выходы 8 первого блока анализа адреса, выходы 9 второго блока анализа адреса и управляющий вход 10 устрсйства. входы первого 1-и второго 2 блоков анализа адреса являютея соотве»ственно .адресными 6 и стробирующими.

7 входами устройства. Адресные входи. накопителя 4 соединены соответствеи- О но с выходами дешифраторов 3.1-3 .3, а управляющий вход является управ» ляющим:входом 10 устройства.

Выходы накопителя 4 соединены.соответственно со входами блока 5 ин- 36 дикации. Адресные входы дешифраторов

3. 1-3,.3 подключены соответственно к выходам 8 nepsbro блока 1 анализа адреса, а стробирующие входы - к вы-. ходам 9 второго блока 2 анализа ад- 33 реса, при этом накопитель 4 выполнен .. содержащим группы триггеров 11.1-..

11.4,11..5-11.8,11.9-11.12 по числу дешифраторов 3.2-3.3.

Входы установки в единицу. тригге- jy pos 1l каждой группы йодключены соответственно к адресным входам нако- . пителя 4, а выходы к соответству- ющим выходам накопителя 4..:

Входы установки в воль триггеров

l1 подключени к управляющему входу накопителя 4. . Колчество .триггеров 11 групп накопителя 4 соответствует максималь ному. количеству модулей, содержащихся в проверяемой оперативной памяти.

Устройство работает следующим образом.

Адрес, по которому произошел сбой в контролируемой оперативной памяти, поступает на адресные входы б, ин- ЗЗ формация о неисправных разрядах — на стробирующие входы 7 устройства.

Первый блок 1. анализа адреса выявляет строку, а второй блок 2 аналиэа адреса — столбцы проверяемой оперативной памяти, в которых .находятся неисправные модули.

На адресные входы дешиФраторов

3.1-3.3 подается код двух разрядов адреса пронеряемой памяти с выходом

8 первого блока l анализа адреса.

На стробирующие входы дешифраторов

3.1-3.3 подаются собранные сигналы сбоев разрядов с выходов 9 второго блока 2 анализа адреса. Причем каждый иэ дешифраторов 3.1-3.3,стробируемый сигналами сбоев разрядов,соответствует своему столбцу модулей, проверяемой оперативной памяти.

Каждый триггер 11 групп накопителя 4 соответствует своему модулю проверяемой памяти.

Перед началом проверки необходимо установить в нулевое состояние триггеры 11 групп накопителя 4, для чего нужно подать сигнал обнуления накопителя 4 на управляющий вход 10 устройства. При проверке. памяти в случае сбоя, допустим 2-го модуля

{в каком-либо разряде с..Ор .по 11р), на адресные входи дешиФраторов 3.13.3, подается код.старших разрядов адреса, по которому.пфжзошел сбой, а стробируЮЩВй вход -одного ИЗ де-шифраторов, например 3„.1 подается стробирующий; собранньй2. сигнал сбоев разрядов (с О Мб-: И,- разряды),ъ

С въмода этого деФюй@ратора,3.1. подается сигнал. установки в едйницу соответствующего тригдера И tyyrппы, . который переходит в единичное::сост@. янке, а .устройство:без. остановки:Eip0должает csea рабЬту,: Жали:.:.Н;:х@ц да л@нейшей проверки произ 9@ел" Ggt irye» - менный сбой, доцуСтим в; 1"oN.Ì 2-:QM модуле. проверя@Мой памяти„ sхорбй: блок 2-анализа .адреса.вирабатива@т два стробирующих сщ Нала сбоев.,к4то- å поступают иа стробщфмщие эхщ М " двух дешифреторoв, например 3..1 ji

3.2, с выходов -xo»oak поааМФая .:сйг-. налй. установки в едйййцу ойним кз триггеров двух:.груйп. йайрймер триг- геров 11.1 и .11,5 соответствеяйо. триггер второй групиы переходнт из нулевого. состоявшая в единмчное, а .триггер 11;.1: первой группы octie»ca в единичноМ состоявший, i.e. подтверждается его единйчкое состояайе.

Аналогично Фиксируется информация о сбоях в модулях пРоверяемой памяти во всех триггерах 11. 1-11.12 групп накопителя 4.

После оКончания отработки программы контроля результаты контроля эафиксировани в. триггерах 11.1-11.12 накопителя 4, а блок 5 индикации индицирует номера неисправных модулей проверяемой памяти.

Технико-экономическое преимущество описываемого устройства заключается в его более высоком, по сравнению с известным, быстродействием,достигаемом эа счет того, что устройство не прерывает свою работу при обнаружении сбоя в контролируемой оперативной памяти.

911626

Формула изобретения (Составитель, Г. Гордонова

Техред Ж. Кастелевйч Корректор О. Билак.Редактор С.Тараненко

Заказ 1139/46 Тираж 624

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Подписное

Филиал ППП Патент, r.Óæãîðîä, ул. Проектная, 4

1. Устройство для контроля .опера:тивной памяти, содержащее блоки ана лиза адреса и блок индикации, причем входы первого и второго блоков анализа адреса являются соответственно адресными и стробирующими входами устройства; о т л и.ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит дешифраторы и накопитель, причем адресные входы накопителя соединены соответственно с выходами дешифраторов, а управляющий вход является .управляющим входом устройства, выходы накопителя соединены соответственно со входами блока индикации, адресныа входы дешифраторов подключены соответственно к выходам первого блаха анализа адреса, а стробирукв1ие входы - к выходам второго блока анализа адреса.

2. устройство по п.1, о т л ич а ю щ е е с я тем, что накопитель содержит t группы триггеров по чис лу дешифраторов, причем входы установки s единицу триггеров каждой группы подключены соответственно к адресным входам накопителя, а выходы - к соответствующим выходам на копителя, входы установки в ноль триггеров подключены к управляющему входу накопителя.

Источники информации принятые во внимание ври вкспер-.изе!

З 1. Авторское свидетельство СССР

9 584336р кл. 0 11 С 29/00, 1977 °

2. Авторское свидетельство СССР

В 625249, кл. 0 11 С 29/00, 1978(про.тотип).