Цифровой адаптивный синхронизатор

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик («)922708 (61) Дополнительное и авт. свид-ву 1 М К з (22) Заявлено 2?Ol.&0 (21) 2872770/18-24 с присоединением заявки ¹â€”

G F 1/04

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 2304В2, Бюллетейь ¹ 15 (53) УДК б&1.3 (088. &) Дата опубликования описания 230482 (72) Авторы изобретения

Г.Е. Болотин, E.Ç.Фейнберг и Г.A. Гуэ (71) Заявитель (54) ЦИФРОВОЙ АЦАПТИВНЫЙ СИНХРОНИЗАТОР

Изобретение относится к вычисли тельной технике и может быть исполь зовано для синхронизации фазокодиро- . ванной информации, считанной с магнит ного. носителя, а также для формирования синхросерии сигналов для ее записи.

Известны устройства для синхронизаций, содержащие управляемый генератор и Фазовый дискриминатор (1)

-и C2).

Недостатком этих устройств является то, что они являются устройства-ми с непосредственным воздействием на управляемый генератор, что приводит к снижению стабильности генератора и требует подстройки и регулировки.

Наиболее близким к изобретению является цифровой адаптивный синхронизатор, содержащий блок выделения информационных Фазовых переходов, фазовый дискриминатор, корректирующий счетчик, блок управления коррек- тирующим счетчиком, счетчик периода бита, дешифратор и дискретный управ-. ляемый генератор (31 .

Недостатком данного устройства является то, что он не является универсальным в широком диапазоне час-. тот, его низкое оыстродействие и то, что его нельзя использовать в качестве синхронизатора записи.

Цель изобретения - повышение на дежности и быстродействия устройства синхронизации, а также расширение области применения.

Для достижения этой цели цифровой адаптивный синхронизатор, содержащий блок выделения информационных Фазовых. переходов, фазовый дискриминатор, корректирующий счетчик, блок управления корректирующим счетчиком, счетчик периода бита, дешифратор, 15 причем первый. выход блока выделения . ° информационных фазовых переходов соединен с первым входом фазового дискриминатора, первым входом блока управления корректирующим счетчиком и входом установки счетчика периода бита, второй выход блока выделения информационных фазовых переходов соединен с вторым входом блока .управления корректирующим счетчиком, тре25 тий и четвертый входы которого соединены с первым и вторым выходами фазового дискриминатора соответственно, первый и второй выходы блока уп.равления корректирующим счетчиком

30 соединены с суммирующим и вычитаю922708 щим:вхбЗдми корректирующего счетчика, выходы разрядов счетчика периода. бита соединены с входами дешифратора, выходы которого с первого по шестнадцатый соединены с выходами цифрового адаптивного синхронизатора, второй, треетий и.четвертый входы фазового . дискриминатора соединены соответственно с входом режима работы цифрового адаптивного синхронизатора, восьмым и шестнадцатым выходами дешифратора, содержит делитель частоты, триггер грубой подстройки и три гер точной подстройки, причем управляющие входы делителя частоты соеди10 иены с выходами разрядов корректирую-15 щего счетчика,, вход управления записью делителя частоты соединен с третьим выходом блока выделения информационных фазовых переходов, выход делителя частоты соединен с счетным входом счетчика периода бита, единичный вход триггера грубой подстройдинен с.первыми входами первого, вто-. рого и третьего элементов И, Вторые входы которых соединены с выходами соответствующих элементов неравнозначности, первый и второй выходы ре-<0 гистра соединены с первым и вторым входами первого элемента неравнозначности соответственно, третий и четвертый выходы регистра соединены с первым и вторым входами второго эле- 65 ки соединен с третьим выходом дешифратора, тринадцатый выход которого соединен с нулевым входом триггера грубой подстройки, первый и второй единичные входы триггера точной подстройки соединены с.первым и тринадцатым выходами дешифратора соответственно, первый и второй нулевые входы триггера точной подстройки сое-.30 динены с третьим и пятныдцатым выходами дешифратора соответственно, пятый и шестой входы блока управления корректирующим счетчиком соединены с прямыми выходами триггеров грубой 35 и точной подстройки соответственно, инверсные выходы которых соединены с седьмым и восьмйм входами блока управления корректирующим счетчиком соответственно, информационный вход 4р цифрового адаптивного синхронизатора соединен с информационным входом . блока выделения информационных фазовых переходов, первый и второй управляющие входы которого соединены с двенадцатым и четвертым выходами дешифратора соответственно, такто- . вый вход цифрового адаптивного синхронизатора соединен с тактовым вхо» дом блока выделения информационных фазовых переходов и счетным входом делителя частотыу при этом блок вы° деления информационных. фазовых переходов содержит триггер, регистр, три элемента неравнозначности, три элемента И, причем выход триггера соемента неравнозначности соответствен но, первый и второй входы третьего элемента неравнозначности соединены, соответственно с первым и третьим выходами регистра, выходы первого, второго и третьего элементов И. соединены соответственно с первым, вторым и третьим выходами блока, первый и второй .управляющие входы блока соединены соответственно с единичным и нулевым входами триггера, информационный вход блока соедийен с информационным входом регистра, вход управления сдвигом которого соединен с тактовым входом блока; кроме того блок управления. корректирующим счетчиком содержит счетчик, дешифратор два элемента И-ИЛИ и два элемента И, выходы которых соединены с вычитающим и суммирующим входами счетчика соответственно, выходы разрядов которого соединены с информационными входами дешифратора, выходы которого соединены с первым и вторым выходами блока,.первые входы элементов И соединены с вторым входом блока, третий и четвертый входы которого соедииены с вторыми входами первого и второго элементов И соответственно, входы первой группы первого элемента ИИЛИ соединены с вторым и пятым входами блока, входы второй группы - c первым .и шестым входами блока, входы первой группы второго элемента И-ИЛИ соединены с первым, седьмым и восьмым входами блока, входы второй группы - с выходами дешифратора, выход первого элемента И-ИЛИ соединен с управляющим входом дешифратора, выход второго элемента И-ИЛИ соединен с установочным входом счетчика.

На фиг.l приведена структурная схема цифрового адаптивного синхронизатора; на фиг.2 и 3, - функциональная. схема цифрового адаптивного синхронизатора.

Цифровой адаптивный синхронизатор содержит блок 1 выделения информационных фазовых переходов, фазовый дискриминатор 2, корректирующий счетчик 3, блок 4. управления корректирующим счетчиком, триггер 5 грубой подстройки, делитель б частоты, триггер

7 точной подстройки, счетчик,8 периода бита и дешифратор 9..

Блок 1 выделения информационных фазовых переходов 1 содержит триггер

10, регистр 11, элементы 12-14 неравнозначности, элементы И 15-17. Фазовый дискриминатор 2 содержит триггеры 18 и 19.

Блок 4 управления корректирующим счетчиком содержит элемент И-ИЛИ 20, дешифратор 21, элемент И-ИЛИ 22, элемент И 23, счетчик 24, элемент Й 25.

Цифровой адаптивный синхронизатор имеет два режима работы.„Он может работать,в режиме считывания фазокодиро922708 ванной информации.и в режиме записи ее на магнитный носитель.

При наличии на входе 26 режима работы разрешающего сигнала (режим считывания фазокодированной информации) цифровой адаптив.;ый синхронизатор работает следующим образом.

Входной фазокодированный сигнал ггоступает с информационного входа 27 в блок 1 выделения информационных фазовых переходов 1 на информационный

Вход регистра 11, где преобразуется в три последовательности сигналов

ИФП1, ИФП2 и ИФПЗ, соответствующих информационным фазовым переходам, получаемым на выходах 28-30.

Блокировка фазирующих переходов входного сигнала осуществляется триггером 10, который стробирует выход блока выделения информационйых фазовых переходов.

Для отсчета периода бит по перво- 20 му сигналу ИФП1 счетчик 8 периода бита сбрасывается, а по сигналу ИФПЗ в делитель 6 частоты загружается константа. При отсчете промежутка между .битами содержимое делителя 6 частоты изменяется сигналами с тактового входа 31.

Сигнал переноса делителя 6 частоты изменяет содержимое счетчика 8 периода бита с частотой, в шестнадцать раз превьыающую текущую частоту следования информационных фазовых переходов.

Положения счетчика 8 периода бита декодируются дешифратором 9 и образуют на выходах 32 синхросерии из шестнадцати сигналов ССО-СС15 с периодом, равным интервалу между битами.

Сигналы на выходных линиях дешиф- 4О ратора 9 поступают на выход цифрового адаптивного синхронизатора и используются в качестве синхросигналов, управляющих работой схем записи и считывания в устройствах управления 4$ накопителями на магнитном носителе. Эти синхросигналы разбивают период . следования информационных фазовых переходов на три зоны: "мертвую" зону, где коррекция расхождения фазы 50 не производится, зону точной подстройки и зону грубой подстройки, что определяется состояниегл триггера 7 точной подстройки и триггера 5 гру бой подстройки. 55

При рассогласовании периода входного сигнала относительно периода следования синхросигнала CCO (начальное положение счетчика 8 периода бита) изменяется содержимое корректи- бО рующего счетчика 3, а затем делителя 6 частоты. Причем направление продвижения корректирующего счетчика 3 определяется-сигналами с выхода фазового дискриминатора 2. 65

Для того, чтобы отфильтровать случайную составляющую фазовых Флуктуаций входного сигнала, между фаэовым дискриминатором 2 и корректирующим счетчикогл 3 включен реверсивный счетчик "4 с коэффициентом счета "2" (входящий в состав блока 4).

Коррекция содержитлого корректирую" щего счетчика 3 на "1" (в случае попадания информационных фазовых переходов в зону точной подстройки) или на ".3" (в случае попадания информационных Фазовых переходов в зону грубой подстройки) осуществляется при дешифрации положений "1" или "14" реверсивно"о счетчика 24 блока 4 и стробируется сигналами с входа 31 и соответственно сигналом ИФП1 или ИФП2.

При отсутствии на входе 26 разрешающего сигнала цифровой адаптггвный синхронизатор работает в режиме записи. При этом блокируется работа блоков 1,2,4,5 и 7, и коррекция содерч жимого корректирующего счетчика 3 не производится. Частота следования синхросигналов CCO-CC15 в этом случае задается тактовыми импульсами с входа 31, исходя из скорости движения магнитного носителя и плотности записи.

Применение в предлагаемом цифровом адаптивном синхронизаторе переменного коррекционного эффекта позволяет существенно уменьшить время синхронизации, характеризующее быстродействие работы устройства. Соответственное изменение частоты сигналов внешнего тактового генератора дает возможность использовании цифрового адаптивного синхронизатора в устройствах управления накопителями на магнитном носителе с различными скоростями и плбтностями записи. Отсутствие аналоговых элементов в цифровом адаптивном синхрониэаторе позволяет повысить надежность °

Формула изобретения

1. Цифровой адаптивный синхронизатор, содержащий блок выделения информационных фазовых переходов, фазовый дискриминатор, корректирующий счетчик, блок управления корректирующим счетчиком, счетчик периода бита, дешифратор, причем первый выход блока выделения информационных фазовых переходов соединен с первым входом фазового дискриминатора, первым входом блока управления корректирующим счетчиком и входом установки счетчика периода бита, второй выход блока выделения информационных фазовых переходов соединен с вторым входом блока управления корректирующим счетчиком, третий и четвертый входы которого соединены с первым и вторым выходами фаэового дискриминатора соответственно, первый и второй выходы блока управ922708 мента И, причем выход триггера соединен с первыми входами первого, второго и третьего элементов И, вторые входы которых соединены с выходами соответствующих элементов неравнозначности, первый и второй выходы регистра соединены с первым и вторым входами первого элемента неравнозначности соответственйо, третий и четвертый выходы. регистра соединены с первым и вторым входами второго элемента неравнозначности соответственно, первый и второй входы третьего элемента неравнозначности соединены соответственно с первым и третьим выходами регистра, выходы первого, второго и третьего элементов И сое-, динены с первым, вторым и третьим выходами блока,. первый и второй управляющие входы блока соединены соответственно с единичным и нулевым входами триггера, информационный вход блока соединен с информационным входом регистра, вход управления сдвигом которого соединен с тактовым входом блока.

3. Синхронизатор по п.l, о т л и ч а ю шийся тем, что блок управления корректирующим счетчиком содержит счетчик, дешифратор, два элемента И-ИЛИ и два элемента И, выходы которых соединены с вычитающим и суммирующим входами счетчика соответственно, выходы разрядов которого соединены с.информационными входами дешифратора, выходы которого соединены с первым и вторым выходами блока, первые входы элементов И соединены с вторым входом блока, третий и четвертый входы которого соединены с вторыми входами первого и второго элементов И соответственно, входы первой группы первого элемента И-ИЛИ соединены с вторым и пятым входами блока, входы второй группы - с первым и шестым входами блока, входы первой группы второго элемента И-ИЛИ соединены с первюа,.седыаим и восьмым входами блока, входы второй груп.— пы - с выходами дешифратора, выход первого элемента И-ИЛИ соединен с управляющим входом дешифратора, выход второго элемента И-ИЛИ соединен с установочным входом счетчика. ления корректирующим счетчиком соединены с суммирующим и вычитающим входами корректирующего счетчика, I выходы разрядов счетчика периода би- . та соединены с входами дешифратора, выходы которого с первого по шестнад- 5-цатый соединены с выходами цифрового адаптивного синхронизатора, второй, третий и четвертый входы фазового дискриминатора соединены соотетственно с входом режима работы 10 ифрового адаптивного синхронизатора, восьмым и шестнадцатым выходами дешифратора, отличающийся тем, что, с целью повышения быстро-. действия и надежности и расширения 15 области применения, он содержит делитель частоты, триггер грубой подстройки и триггер точной подстройки, причем управляющие входы делителя часто- . ты соединены c,âûõîäàìè разрядов кор-д> ректирующего счетчика, вход управления записью делителя частоты соединен с третьим выходом блока выделения информационных фазовых переходов, выход делителя частоты соединен с счетный входом счетчика периода бита, единичный вход триггера грубой подстройки соединен с третьим выходом дешифратора, тринадцатый выход которого соединен с нулевым входом триггера грубой подстройки, первый и второй еди" ничные входы триггера точной подстройки соедИнены с первым и тринадцатым выходами дешифратора соответственно, первый и второй нулевые входы триггера точной подстройки соединены с третьим и пятнадцатым выходами дешкфратора соответственно, пятый и шестой входы блока управления корректирующим счетчиком соединены с прямыми выходами триггеров грубой и 40 точной подстройки соответственно, инверсные выходы которых соединены с седьмым и восьмым входами блока управления корректирующим счетчиком соответственно, информационный вход 45 цифрового адаптивного синхронизатора соединен с информационным входом блока выделения информационных фазовых переходов, первый и второй управляющие входы котоРого соединены c $Q двенадцатым и четвертым выходами дешифратора соответственно, тактовый вход цифрового адаптивного синхронизатора соединен с тактовым входом блока выделения информационных фазо- 5с вых переходов и счетным входом делителя частоты.

2. Синхронизатор по п.l, о т л ич а ю шийся тем что блок выдеС ления информационных фазовых перехо- р дов содержит триггер, регистр, три элемента неравнозначности, три элеИсточники информации, принятые во внимание при экспертизе

1 . Патент США В 3711843, кл; 340-174, опублик. 1973.

2. Патент ЖИ В 3831195, .кл. 360-51, опублик. 1974.

3, Патент СЫА Р 3922613, кл. 329-104, опублик. 1975 (прототип).

922708 фиг. 3

Составитель Г.Болотин

Редактор В.Данко Техред Т. Иаточка Корректор И.Пожо

Заказ 2580/62 : Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4