Устройство для контроля памяти

 

Союз Советсинк

Социалистические

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (и)934553 (61) Дополнительное к авт. санд-ву И 739658 (22)Заявлено 18.12.80 (21) 3219367/18-24 с присоединением заявки 1тЪ (23) П риоритет (51)М. Кл.

G 11 С 29/00

РВуАаротекниый комитет

СССР

Опубликовано 07.06 82 ° Бюллетень М 21

Дата опубликования описания 07. 06. 82

lo делам изобретений и открытий (53) УДК681. 317 (088.8) (72) Автор изобретения

В.С.Шевченко (71) заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ

Изобретение относится к запоминающитл устройствам.

По основному авт.св. У 739658 известно устройство для контроля памяти, содержацее блок формирования тестов, выходы которого подключены к одним входам блока формирования импуль. сов записи и чтения, регистра числа и блока сравнения, другие входы которых соединены соответственно с выхо10 дом блока лестного управления, входом устройства и выходом регистра числа, первый регистр адреса, блок управления, второй регистр адреса, триггер и коммутатор, выход которого

15 соединен с выходом устройства, а входы подключены соответственно к выходам триггера и регистров адреса, входы триггера и второго регистра адреса соединены с выходами блока управления (1).

Недостатком описанного устройства является то, что оно не позволяет

Формировать адресные переходы внутри креста, строки или столбца матрицы информации, позволяющие генерировать сокраценные тесты, что вызывает увеличение времени контроля и, следовательно, снижает быстродействие устройства. цель изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для контроля памяти введены третий регистр адреса и элемент И, первый вход которого соединен с выходом второго регистра адреса, второй - с одним из выходов блока формирования тестов, а выход - с первым входом третьего регистра адреса, второй вход которого является управляющим, а выход соединен с одним из входов коммутатора.

На чертеже изображена структурная схема устройства для контроля памяти.

Устройство содержит первый 1 и второй 2 регистры адреса, коммутатор 3, блок 4 управления, блок 5 формироваФормула изобретения 3 9345 ния тестов, третий регистр 6 адреса, элемент И 7, триггер 8, блок 9 формирования импульсов записи и чтения, регистр 10 числа, блок 11 сравнения, блок 12 останова и блок 13 местного управления.

Разрядность адреса р проверяемого блока оперативной памяти состоит из количества строк m и столбцов и в матрице памяти 1Е

p=m+n.

Разрядность регистра 2 равна числу строк m, а разрядность регистра 6 равна числу столбцов и. Выходные сигналы реги строе 2 и 6, поступая на соответ- 15

I ствующие входы коммутатора 3, íà его выходе образуют полный адрес проверяемого блока памяти.

Устройство работает следующим образом. 20

При формировании адресных переходов типа крест из блока 4 управления на блок 5 и регистры 1, 2 и 6 поступают установочные сигналы. Блок 5 выдает на элемент И 7 запрешающий 25 потенциал.

Проверка начинается с исходного нулевого адреса, который устанавливается на регистре t. В регистре 2 устанавливается первый адрес, соответст- зо вующий первой строке, а в регистре 6 устанавливается адрес нулевого столбца. По сигналам из блоков 4 и 5 запускаются триггер 8 и блок 9 формирования импульсов записи и чтения, и по двум адресам, определяемым состояниями регистра 1 и суммой адресов регистров 2 и 6, выполняется обращение, соответствующее заданному тес" ту, Далее добавляется единица в регистр 2 и аналогичное обращение про" изводится по следующей паре адресов: адрес регистра 1 и новый адрес регистров 2 и 6.

Аналогичным образом производятся обращения по остальным адресам столбца до достижения регистром 2 адреса на единицу меньшего исходного, т.е. нулевого. Прекращается добавление единицы в регистр 1 и начинается подача этих сигналов в регистр 6, который устанавливается в состояние первого адреса - адреса первого столбца. После обращения по данной новой паре адресов производится обращение по другой паре адресов, очлйчающейся состоянием регистра 6 (адрес второго столбца), и т.д. до -достиже53 4 ния регистром Ь исходного состояния, равного состоянию регистра 1.

Первый такт формирования адресных переходов окончен. Второй и последующий такты производятся аналогично с добавлением единицы в регистры 2 и 6 до достижения ими исходного состояния, равного состоянию части и регистра 1(для регистра 6) и части

m регистра 1 (для регистра 2). Характер обращения по каждому из адресов в проверяемой паре определяется блоком 9, а обращение к тому или иному адресу в паре определяется триггером 8 в зависимости от заданного проверяющего теста.

Для формирования адресных переходов внутри строки или столбца в такте обращения перебор адресов произ, водится только одним из регистров, второй же постоянно находится в состоянии, равном соответствующей части

m или и регистра 1.

При формировании адресных переходов для тестов типа М (где Мемкость проверяемого блока памяти) из блока 5 выдается разрешающий потенциал на элемент И 7, через который регистр 6 запускается сигналами переполнения регистра 2. Добавление

1 единицы из блока 4 в регистр 6 не производится. Триггер 8 по сигналам из блока 4 в коммутаторе 3 производит требуемый выбор выходов регистров 1 или 2 и 6 по типу генерируемого теста.

Считанная из проверяемого блока памяти информация принимается на регистр

10,сравнивается с эталонной в блоке 11 и при обнаружении ложной запускает блок 12 останова, который выдает сигнал "Останов" в блок 13 местного управления.

Предлагаемое устройство позволяет формировать адресные переходы для более коротких тестов типа М, что приводит к снижению времени проверки полупроводниковых блоков памяти большой информационной емкости.

Устройство для контроля памяти по авт.св. И 739658, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, оно содержит

Составитель 8 ° Рудаков

Техред Т. Маточка Корректор И.Муска

Редактор И.Михеева

Заказ 3949/49 Тираж 622 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 3-35, Раушская наб., д.4/5

Филиал ППП "Патент", r.Óæãîðîä, ул.Проектная,4

5 третий регистр адреса и элемент И, первый вход которого .соединен с выходом второго регистра адреса, второй - с одним из выходов блока формирования тестов, а выход - с первым входом третьего регистра адреса, второй вход которого является

934553 6 управляющим, а выход соединен с одним из входов коммутатора.

Источники информации, принятые во внимание при экспертиае

1. Авторское свидетельство СССР

)8 739658, кл. G ll С 29/00 1977.