Устройство управления памятью

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ -947866

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное н авт. сеид-ву(22) Заявлено 24 . 09. 80 (21) 2985889/18-24 1 М К„з

G 06 F 13/06 с присоединением заявки ¹â€”

f осулнрстиенный кочитет

С(:СР но «елим нн>бретеннй и откр лтнй (23) Приоритет

Опубликовано3ц0782. Бюллетень ¹ 28

Дата опубликования описания 300782 (S3)УДК 681.327 (088.8) (72) Авторы изобретения

М.С. Белков и E.А. Братальский (71) Заявитель

БНБт Х .:"в (54 1 УСТРОЙСТВО УПРАВЛЕНИЯ ПАМЯТЬЮ

Изобретение относится к вычислительной технике, а именно к устройствам управления памятью.

Известно устройство управления памятью, содержащее запоминающие блоки, сумматор и блок управления (1).

Известно такг:е устройство управления памятью (2).

Однако извес ное устройство имеет недостаточное быстродействие, так как оно допускает только одно обращение за один такт-запись или чтение. Выполнение каждой операции требует в общем случае три такта: чтение первого операнда, чтение второго операнда и запись результата.

Цель изобретения — увеличение производительности устройства.

Поставленная цель достигается тем, что в устройство управления памятью, содержащее запоминающие блоки и адресные кот4мутаторы, выходы которых соединены с адресными входами запоминающих блоков, а также сумматор и первый коммутатор чтения операнда, выход которого соединен с первым входом сумматора, введены второй коммутатор чтения операнда, регистры первого и второго дескрипторов, дешифратор адреса записи дескрипторов и два коммУтатора чтения дескрипторов, причем первый и второй входы управления чтением устройства соединены соответственно с управляющими входами первого и второго коммутаторов чтения дескрипторов и первыми входами первой и второй пар адресных коммутаторов, вход управления записью устройства подключен к вторым входам адресных коммутаторов и входу дешифратора адреса записи дескрипторов, выход которого подсоединен к управляющим входам регистров первого и второго I5 дескрипторов, выходы которых подключены к информационным входам соответственно первого и второго коммутаторов чтения дескрипторов, выходы которых соединены с информационными входами соответственно регистров первого и второго дескрипторов и с управляющими входами соответственно первого и второго коммутатора чтения операндов, а также первой и второй

25 пар адресных коммутаторов и запоминающих блоков, выход второго коммутатора чтения операнда подключен к второму входу суьвтатора, выход которого соединен с информационными вхо-

30 дами запоминающих блоков, при этом

947866

Формула изобретения

Устройство работает следующим об- Устройство управления памятью, разом. 65 содержащее запоминающие блоки и адвыходы коммутаторов чтения операндов являются выходами устройства, а выходы запоминающих -блоков соединены с информационными входами коммутаторов чтения операндов.

На чертеже приведена функциональная схема предлагаемого устройства.

Устройство содержит запоминающие блоки 1,1 — 1,4 .и адресные коммутаторы 2,1 — 2,4, выходы которых соединены с адресными входами 3 эапоми- 1О нающих блоков 1, а также суматор 4 и первый коммутатор 5 чтения операнда. Выход коммутатора 5 соединен с первым входом 6 сумматора 4.

Устройство содержит также второй коммутатор 7 чтения операнда, регистр 8 первого дескриптора, регистр 9 второго дескриптора, дешифратор 10 адреса записи дескрипторов и коммутаторы 11 и 12 чтения дескрипторов.

Первый вход 13 и второй вход 14 управления чтением устройства соединены соответственно с управляющими входами 15 и 16 коммутаторов 11 и 12 и первыми входами 17 и 18 первой и второй пар коммутаторов 1,1-1,4.

Вход 19 управления записью устройства подключен к вторым входам 20 коммутаторов 1,1-1,4 и входу 21 дешифратора 10. Выход дешифратора 10 под— соединен к управляющим входам 22 регистров 8 и 9. Выходы регистров

8 и 9 подключены к информационным входам 23 соответственно коммутаторов 11 и 12. Выходы коммутаторов 11 и 12 соединены с информационными 35 входами 24 и 25 соответственно регистров 8 и 9 и с управляющими входами 26 и 27 соответственно коммутаторов 5 и 7, а также управляющими входами 28 и 29 гервой и второй пар 40 адресных коммутаторов 1,1-1,4 и запоминающих блоков 2,1-2,4. Выход коммутатора 7 подключен к второму входу

30 сумматора 4, выход которого соединен с информационными входами 31 45 блоков 2,1-2,4. Выходы блоков 2,1-2,4 соединены с информационными входами коммутаторов 5 и 7. Выходы коммутаторов 5 и 7 являются выходами устройства. Регистр О служит для хранения первого дескриптора Д1, регистр 9 — для хранения второго дескриптора Д 2. Дескрипторы Д1 и Д 2 имеют следующий смысл (для каждого адреса ЗУ дескрипторы указывают):, 0 — информация находится в перД1 вом блоке 2,1

1 — информация находится во втором блоке 2,2

0 — информация находится в треть-6О

Д2= ем блоке 2,3

1 — информация находится в четвертом блоке 2,4

B каждом такте по входам 13, 14 и 19 одновременно выдаются два адреса чтения и адрес записи. По адресам чтения производится выборка двух дескрипторов Д1, Л 2 на выходах коммутаторов 11 и 12, определяющих размещение информации в запоминающих блоках. Эти дескрипторы воздействуют на управляющие входы блоков 2,1-2,4 и обеспечивают считывание информации по первому адресу А1 на выходе коммутатора 5 и по второму адресу А2 на выходе коммутатора 7. Одновременно дескрипторы Д1 и Д 2 обеспечивают запись результата предыдущей операции с выхода сумматора 4 в незанятые чтением блоки 2. При этом формируются дескрипторы 1Д1, 7Д2, указывающие размещение информации по адресу А 3.

Эти дескрипторы заносятся в соответствующие разряды регистров 8 и 9 по адресу А 3. Таким образ м, обеспечивается одновременное обращение по трем адресам A1 — А 3 в каждом такте работы устройства, а именно два чтения и одна дублированная запись в незанятые чтением блоки 2. Очевидно, что структура устройства исключает возможность конфликтных обращений к блокам 2.

Рассмотрим пример. Пусть по адресу А1 считывается дескриптор Д1 = 0 и по адресу А2 — дескриптор Д 2 = 1.

Эти дескрипторы указывают, что первый операнд находится в первом блоке

2,1, а второй операнд = в четвертом блоке 2,4. Дескриптор Д1 обеспечивает грохождение адреса чтения А1 в блок 2,1; по входу 29 этого блока определяет режим чтения, а по входу

26 коммутатора 5 обеспечивает формирование первого операнда на выходе блока 2,1. Соответственно дескриптор Д 2 обеспечивает прохождение адреса чтения A 2 в блок 2,4; по входу 29 этого блока определяет режим чтения и по входу 27 коммутатора 7 обеспечивает выдачу второго операнда с выхода блока 2,4. Одновременно результат предыдущей операции поступает с выхода сумматора 4 по входам 31 в блоки 2,2 и 2,3 на запись. При этом дескрипторы. Д1 и Д2 обеспечивают прохождение адреса записи А 3 на входы этих блоков, а

ro входам 29 определяют режим записи в блоки 2,2 и 2,3. Наконец, по адресу А 3 производится занесение новых дескрипторов Д1, f32 по адресу А 3 в регистры 8 и 9. На этом цикл работы устройства заканчивается.

Таким образом применение предлагаемого устройства позволяет увеличить его производительность.

947866

ВНИИПИ Заказ 5653/73 Тираж 731 Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 ресные коммутаторы, выходы которых соединены с адресными входами запоминающих блоков, а также сумматор и первый коммутатор чтения операнда, выход которого соединен с первым входом сумматора, о т л и ч а ю — 5 щ е е с я тем, что, с целью увеличения производительности устройства, оно содержит второй коммутатор чтения операнда, регистры первого и вто. рого дескрипторов, дешифратор адре- 10 са зайиси дескрипторов и два коммутатора чтения дескрипторов, причем первый и второй входы управления чтением устройства соединены соответственно с управляющими входами первого и второго коммутаторов чтения дескрипторов и первыми входами первой и второй пар адресных коммутаторов, вход управления записью устройства подключен к вторым Вхо дам адресных коммутаторов и входу деаифратора адреса записи дескрипторов, выход которого подсоединен к управляющим входам регистров первого и второго дескрипторов, выходы которых подключены к информационным входам соответственно первого и .второго коммутаторов чтения дескрипторов, выходы которых соединены с информационными входами соответственно регистров первого и второго дескрипторов и с управляющими входами соответственно первого и второго коммутаторов чтения операндов, а также первой и второй пар адресных коммутаторов и запоминающих блоков, выход второго коммутатора чтения операнда подключен к второму входу сумматора, выход которого соединен с информационными входами запоминающих блоков, при этом выходы коммутаторов чтения операндов являются выходами устройства, а выходы запоминающих блоков соединены с информационными входами коммутаторов чтения операндов.

Источники информации, принятые во внимание при экспертизе

1. Патент CtrlA 9 4200927, кл. G 06 F 9/00, 364/200, опублик.

1980.

2. Мультипроцессорные системы и параллельные вычисления. Под ред.

Ф. Энслоу, "Мир.", 1976, с. 51, с. 96 (посът титт)