Устройство для контроля оперативной памяти

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

11955208 (61) Дополнительное к авт. сеид-ву(22) Заявлено 28. 11. 80 (21) 3210910/18-24 с присоединением заявки Йо (23) ПриоритетОпубликовано 30.08.82. Бюллетень ¹ 32

Дата опубликования описания 30.08.82

151) М. Кп.з

G. 11 С 29/00

Государственный комитет СССР по делам изобретений и открытий (53) УДК681. 327.. 6 (088. 8) 1

Б. Н. Анисимов, А. К. Криворотов, О, B. Летн и 10. С. Шакарьянц

1 (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОИ ПАМЯТИ

20

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам.

Известно устройство для контроля оперативной памяти, содержащее счетчик, регистр, дешифратор, блок управления и блок контроля. Это устройство позволяет проводить циклический контроль оперативной памяти 1.1).

Недостатком устройства является низкая эффективность контроля памяти.

Наиболее близким к предлагаемому является устройство для контроля оперативной памяти, содержашее блок управления, первый счетчик и регистр числа, подключенные к выходным шинам устройства, счетный триггер, формирователь, элемент И, второй счетчик, предназначенный для подсчета подциклов, третий счетчик, полусумматор, основные и дополнительные коммутаторы.

К устройству подключается контролируемый блок оперативной памяти (21.

Недостатком данного устройства является низкая достоверность контроля, так как тесты типа нДождьн и "Адресный код" не обеспечивают полностью проверки оперативной памяти, в частности взаимовлияния ячеек.

30 т

Цель изобретения — повышение достоверности контроля.

Поставленная цель достигается тем, что в устройство для контроля оперативной памяти, содержащее регистр числа, выходы которого являются выходами устройства, информационные входы регистра числа подключены к выходам коммутаторов первой группы, первые информационные входы ксзторых подключены к выходу полусумматора, вторые информационные входы коммутаторов первой группы подключены к выходам соответствуюших коммутаторов второй группы, управляющие входы коммутаторов первой группы подключены к соответствующим выходам блока управления, первый вход полусумматора подключен к выходу триггера и первому входу одновибратора, выход которого подключен к первому входу элемента И, выход элемента И подключен к входу первого счетчика, выходы которого являются адресными выходами устройства, один вход триггера подключен к соответствуюшему выходу первого счетчика, управляюшие входы коммутаторов второй группы подключены к выходам второго счетчика, а информационные входы коммутаторов второй группы подключены к выходам

955208 третьего счетчика, второй вход полусумматора подключен к соответствующему выходу третьего счетчика, вторые входы элемента И, триггера и однснибратора, а также входы второго и третьего счетчиков объединены и подключе- 5 ны к соответствующему выходу блока управления, дополнительно введены элемент задержки, первый вход котороь го подключен к выходу одновибратора, первый и второй ныходы элемента за- 1Q держки подключены соответственно к третьему и четвертому информационным входам коммутаторов первой группы, второй вход элемента задержки подключен к соответствующему выходу блока управления.

На чертеже представлена блок-.схема устройства для контроля оперативной памяти. устройство содержит блок 1 управления, выход 2 которого соединен с входом регистра 3 числа, состоящего из триггеров 4, первый счетчик 5, триггер б, одновибратор 7, элемент 8 задержки, элемент И 9, коммутаторы

10 первой. группы, полусумматор 11, коммутаторы 12 второй группы, второй счетчик 13, третий счетчик 14, блок

15 оперативной памяти.Первый счетчик 5 имеет разрядность

n = 2og

Он обеспечивает формирование кода адресов. Одновибратор 7 обеспечивает выделение отрицательного фронта сиг нала. Элемент 8 задержки обеспечивает сдвиг информациии на один такт после 35 каждого подцикла для .генерации теста типа "Бегущая 1 и 0", Второй счетчик

13 предназначен для подсчета подциклов. Третий счетчик 14 обеспечивает формирование теста типа "Адресный код40

Его разрядность равна п + 1, Рассмотрим работу устройства в режиме "Дождь". При этом источником инФормации, записываемой в регистр 3, является полусумматор 11. При запус- 45 ке в блоке 1 управления начинает вырабатываться тактовая последонательность импульсов. В первом подцикле счетчики 5 и 14 работают синхронно от одних и тех же тактов блока 1. При этом на входах полусумматора 11 код одинаковый, а йа его выходе низкий уровень, соответствующий записи кода

"0" по всем адресам памяти. По окончании первого подцикла одновибратором

7 выделяется задний фронт сигнала с выхода триггера б и производится запрет (н элементе И 9) одного импульса продвижения в счетчик 5. В результате второй подцикл в счетчике 5 закончится на один такт (равный периоду обращений) позже, чем в счетчике 14, и полусумматор зафиксирует неравнозначность в конце второго подцикла. Поэтому, во втором подцикле во всех адресах памяти,. кроме последнего б5 будут записаны коды "0", а н послед нем - код "1". По окончании второго подцикла точно также произойдет запрет еще одного импульса продвижения в счетчик 5. Соответственно, неравнозначность зафиксируется в днух последних адресах третьего подцикла куда и будет записан код "1". Таким образом, блок 15 оперативной памяти, :заполненный в первом подцикле всеми нулями, заполняется в следующих подциклах единицами, т.е. проходит процесс "набегания" единиц, характерный для теста "Дождь". Когда пройдет А подциклов, коды на нходе полусумматора 11 будут инверсными и весь блок

15 будет заполнен единицами. В следующие A подциклов точно также, начиная с последнего адреса, код единиц сменится кодом нулей. Через 2А подциклов заканчивается .полный пери— од теста.

Рассмотрим работу устройства при формировании теста типа "Адресный код". В этом случае управляющие сигналы с блока 1 подключают к входам регистра 3 числа выходы счетчика 14 (через коммутаторы 12 и 10).

Работа коммутаторов 10 аналогична их работе в режиме "Дождь" за исключением того, что источником инфор— мации является не полусумматор 11, а счетчик 14, причем счетчики 13 и

14 имеют расхождение по частоте, равА ное . При этом код числа, записываемый в блок 15, будет меняться с каждым адресом и каждый следующий подцикл в адресном коде будет начинаться с разных кодовых комбинаций, чем обеспечивается динамическое смещение информации по подциклам. Благодаря наличию коммутаторов 12, управляемых счетчиком 13, обеспечивается подключение к соответствующим разрядам регистра 3 числа различных разрядов счетчика 14 в различных подциклах. Этим достигается выравнивание динамики работы разных разрядов.

Рассмотрим работу устройства в режиме формирования теста типа "Бегущая 1 и 0". B этом случае управляющие сигналы из блока 1 подключают к входам регистра 3 числа выходы элемента 8 задержки (через коммутаторы 10). Во время первого подцикла но все адреса блока 15 записывается

"0". По окончании первого „подцикла одновибратором 7 выделяется задний фронт сигнала с выхода счетчика 5 (через триггер 6) и производится запрет первого импульса продвижения в счетчик 5. Задержанный на один такт частоты обращения сигнал с прямого выхода элемента задержки поступает на входы регистра 3 (через коммутаторы 10) . Элементом задержки

955208

Может быть, например, D-триггер.

Следовательно, во втором подцикле в первый адрес блока 15 будет запи- сан код "1", а в остальные - "0".

При этом запись "1" в первый адрес происходит в течение 1„-t . Если бы 5 не было .задержки на такт, то после записи "1" происходила бы запись

"0" в тот же адрес. По окончании вто рого пьдцикла запрещается продвижение второго импульса в счетчик 5. В пер= 10 вый адрес блока 15 записывается код

"0", а во второй — "1". В остальные адреса записываются нули. Таким образом, блок 15 оперативной памяти, заполненный в первом подцикле нулями, начиная с первого адреса, будет заполняться "бегущей" единице, что характерно для теста типа "Бегущая 1 и 0".

Когда пройдет A + 1 подциклов в последнем адресе будет записан код "1",2 а в остальных — "0". При этом в течение первых A + 1 подциклов сигналы по управляющим шинам разрешают про.хождение через коммутаторы 10 сигнала с прямого выхода элемента 8 задержки; а Р следующие A + 1 подци к лов — с и нв ерсного. Во время A + 2 подциклов на выходной шине блока 1 устанавливается

"1", не происходит запрет первого импульса продвижения, и во все адреса блока 15 записывается "1". В тече-З ние следующих А подциклов точно также, начиная с первого адреса, во все адреса будет записан код "бегущий" ноль.

Временная диаграмма для второй части теста не приведена, так как картина 35 аналогична первой части. Через 2A + 2 подциклав заканчивается полный периад теста.

Таким образом, предлагаемое устройство позволяет повысить достоверность40 контроля за счет того, что наряду с тестами типа "Дождь" и "Адресный код", устройство позволяет проверять оперативную память с помощью теста "Бегущая 1 и 0", позволяюцего более полно 45 проверить взаимовлияние ячеек памяти.

Формула изобретения

Устройство для контроля оперативной памяти, содержащее регистр числа, выходы которого являются выходами устройства, информационные входы регистра числа подключены к выходам коммутаторов первой группы, первые информационные входы которых подключены к выходу полусумматора, вторые информационные входы коммутаторов первой группы подключены к выходам соответствующих коммутаторов второй группы, управляющие входы коммутаторов первой гругпы подключены к соответствующим выходам блока управления, первый вход полусумматора подключен к выходу триггера и первому входу одновибратора, выход которого подключен к первому входу элемента И, выход элемента И подключен к входу первого счетчика, выходы которого являются адресными выходами устройства, один вход триггера подключен к соответствуюцему выходу первого счетчика, управляющие входы коммутаторов второй группы подключены к выходам второго счетчика, а информационные входы коммутаторов второй группы подключены к выходам третьего счетчика, второй вход голусумматора подключен к соответствующе- му выходу третьего счетчика, вторые входы элемента И, триггера и одновибратора, а также входы второго и третьего счетчиков объединены и подключены к соответствующему выходу блока управления, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, оно содержит элемент задержки, первый вход которого подключен к выходу одновибратора, первый и второй выходы элемента задержки подключены соответственно к третьему и четвертому информационным входам коммутаторов первой группы, второй вход элемента задержки подключен к соответствующему выходу блока управления.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 497640, кл. G 11 С 29/00, 1975.

2. Авторское свидетельство СССР

9 547837, кл. G 11 С 29/00, 1975 (прототип).

Составитель С. Шустенко

Редактор Н. Гриыанова Техред М.надь корректор М. немчик

Заказ 6448/61 Тираж 822 Подписное

ВНИИПО Государственного комитета СССР по делам изобретений и открытий

113935 Москва, Х-35„ Раушская наб,, д. 4/5

Филиал ППП "Патент", г. ужгород, ул. Проектная, 4