Устройство для контроля блоков памяти

 

(ii) 955210

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 12.01.81(21) 3234159/18-24 с присоединением заявки 1 19— (23) Приоритет—

Опубликовано300882 ° Бюллетень ¹ 32

Дата опубликования описания 30. 08. 82

1и}М.К .

G 11 С 29/00

Государственный комитет

СССР по делам изобретений и открытий (5З) УДК 681 327 (088,8) (72) Авторы изобретения

В.П.Андреев, А.Н.Иванов, В.М.Романов и А.Н.Поскребышев (71) Заявитель (5 4 ) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАс1ЯТИ

20

30

Изобретение относится к запоминающим устройствам и может быть использовано в аппаратуре контроля блоков памяти для формирования контролирующих тестов.

Известно устройство для контроля блоков памяти, содержащее .счетчик адреса и блок формирования чисел и формирующее тестовые программы для функционального контроля блоков памяти Е1 3.

Недостатком этого устройства является низкое быстродействие.

Из известных устройств наиболее близким техническим решением к предлагаемому является устройство для контроля блоков памяти, содержащее блок формирования теста, блок управления, блок контроля считанной информации, блок сравнения, первый, второй и третий счетчики и выполняет проверку блоков памяти тестовой программой

"падающий дождь" 21 °

Недостатком этого устройства является невысокое быстродействие, так как длительность тестовой программы пропорциональна третьей степени числа битов емкости блока памяти.

Цель изобретения — повышение быстродействия устройства за счет того, что тестовая программа контроля состоит из 2п циклов записи по всем Л адресам (c последующим считыванием

H контролем) в каждый j -ый разряд блока гамяти (где j = 1, 2, ..., m номер разряда блока памяти) всех i-x разрядов кода адреса (где i = 1, 2, п - номер разряда кода адреса), длительность контроля этой тестовой программы пропорциональна N (где m разрядность блока памяти, п = 1og N разрядность кода адреса, à m < 2n).

Поставленная цель достигается тем, что в устройство для контроля блоков памяти, содержащее счетчик адреса, схему сравнения и блок управления, причем управляющие вход и выход счетчика адреса подключены к выходу и одному из входов блока управления, другие входы которого соединены с выходами схепеа сравнения, выходы счетчика адреса и одни из входов схемы сравнения являются соответственно адресными выходами и входами устройства, введены коммутаторы по числу разрядов кода адреса, одни иэ входов которых подключены к выходам счетчика адреса, а другие входы являются управляющими, прямые и инверсные выходы коммутаторов соединены с другими входами схе955210 ью сравнения и являются информационными выходами устройства.

Каждый коммутатор содержит мультиплексор, элемент НЕ и элемент НЕРАВНОЗНАЧНОСТЬ, одни из входов которых объединены и являются одним из входов 5 коммутатора, другой вход первого элемента НЕРАВНОЗНАЧНОСТЬ соединен с вы ходом мультиплексора и входом элемента НЕ„ выход которого подключен к другому входу второго элемента НЕРАВНО- 0

ЗНАЧНОСТЬ, входы мультиплексора являются другими входами коммутатора,. выходами которого являются выходы элементов НЕРАВНОЗНАЧНОСТЬ.

На фиг. 1 изображена функциональ- 15 ная схема предлагаемого устройства; . на фиг. 2 — функциональная схема коммутатора для примера трехразрядного кода адреса, наиболее предпочтительный вариант выполнения. 20

Предлагаемое устройство содержит (фиг. 1) блок 1 управления, счетчик

2 адреса, коммутаторы 3 -3„, предназначенные для коммутации разрядов кода адреса, и схему 4 сравнения. На фиг. 1 показан также контролируемый блок 5 памяти, а также обозначены управляющие входы б и 7 коммутаторов, выход 8 схемы сравнения, выходы 9„9„ счетчика адреса, информационные выходы 10 -10, и входы 11 -11щ устройства, подключенные соответственно к входным и выходным разрядным шинам блока памяти. Каждый коммутатор (ф элементы НЕ 13 и элементы НЕРАВНОЗНАЧНОСТЬ 14.

Устройство работает следующим образом.

Блок 1 (фиг. 1) управления задает 40 счетчику адреса режим последовательного обращения ко всем адресам контролируемого блока 5 памяти, адресные входы которого подключены к выходам

9 счетчика 2. Кроме того, с выходов

9 счетчика 2 и-разрядный код адреса поступает .на входы каждого из коммутаторов 3« . Разрешение на прохождение разряда кода адреса поступает на управляющий вход б соответствующего из коммутаторов 3 -3„ с выхода блока 1 управления. В первый цикл записи по всем адресам первого разряда блока 5 памяти производится запись первого разряда кода адреса, по всем адресам второго разряда второго разряда кода адреса и т.д. по всем адресам и-го разряда кода адреса, а по всем адресам (и + 1)-го разряда производится запись инверсного первого кода адреса, по всем адресам (и + Z)-го разряда - инверсного второго разряда кода адреса и т.д., по всем адресам m-ro разряда (rzte m = 2и) инверсного и-го раз ряда кода адреса. Затем следует цикл 65 считывания по всему объему блока памяти. Информация с выходных разрядных шин контролируемого блока 5 памяти поступает на входы 11 схемы 4 сравнения, на вторые входы которой поступает для сравнения информация (эталон) с выходов соответствующих коммутаторов 3 -3„(фиг, 1). При несовпадении считанной и эталонной информации сигналы с выхода 8 схемы 4 сравнения

/ поступают в блок 1 управления, где фиксируется отказ или сбой. При совпадении блок 1 управления осуществляет следующий цикл записи. Такая зайись и считывание со сравнением выявляет взаимное влияние меж ду разрядами контролируемого блока 5 памяти, так как информация на выходе любого разряда будет инверсной по отношению к информации на выходах всех остальных разрядов. В последующих циклах записи и считывания со сравнением блок 1 (фиг. 1) выдает на управляющий вход б соответствующего коммутатора 3 -3 „ разрешение на прохождение на выход этого коммутатора i-го разряда кода адреса, где i = 1, 2, ..., n и увеличивается на единицу в каждом новом цикле, То есть на выход первого коммутатора 3„ проходят во второй цикл записи и считывания с контролем прямой и инверсный второй разряд кода адреса, в третий цикл — прямой и инверсный третий разряд кода адреса, в и-ый цикл — прямой и инверсный и-ый разряд кода адреса; на выход второго коммутатора 3 во второй, третий, ..., n-ый циклы записи и считывания проходят соответственно прямой и инверсный третий, четвертый, и-ый и первый. разряды кода адреса и т.д. Затем повторяются все и циклов записи и считывания со сравнением для тех же разрядов кода адреса, но при инверсном значении управляющего сигнала на входах 7. В этом случае с прямых выходов коммутаторов

3 -3 на выходные разрядные шины блока 5 памяти поступают инверсные, а с инверсных выходов — прямые, по сравнению с первыми и циклами записи, значения разрядов кода адреса. Следовательно, за 2и циклов записи в запоминающие элементы каждого разряда блока 5 памяти записываются прямая и инверсная последовательность кодов, соответствующая изменению всех разрядов кода адреса. Такая тестовая программа выявляет взаимное влияние запоминающих элементов блока 5 внутри каждого разряда, поскольку каждый запоминающий элемент, хотя бы один раз за такую проверку, запоминает информацию, инверсную по отношению к информации, запоминаемой во всех остальных запоминающих элементах разряда.

Таким образом, предлагаемое устройство контроля формирует тестовую про955210 грамму, осуществляющую полную функциональную проверку блока 5 памяти, длительность которой пропорциональна количеству адресов.

На фиг. 2 показана конкретная реализация коммутаторов разрядов кода адреса для и = 3 и m = 6. Коммутаторы разрядов кода адреса содержат мультиплексоры 12 из п в 1, элементы

13 НЕ, элементы 14 НЕРАВНОЗНАЧНОСТЬ.

Коммутаторы 3 -3„(фиг. 2) работают следующим образом. В первый цикл записи и.считывания с контролем управляющий сигнал 6 разрешает прохождение на выходы мультиплексоров 12 —

12 соответственно первого, второго и третьего разрядов кода адреса.

Прямые и инвертированные элементами НЕ значения разрядов кода адреса поступают на соответствующие входы элементов 14 -146 НЕРАВНОЗНАЧНОСТЬ, на вход 7 которых поступает управляющий сигнал, имеющий состояние логического "0", и на их выходы проходят прямые и инверсные значения разрядов кода адреса, которые затем поступают на соответствующий информационный выход 10„-10„,(фиг, 1) устройства.

Во второй цикл записи и считывания с контролем управляющий сигнал 6 (фиг. 2) разрешает прохождение на выходы мультиплексоров 12„-12 (и следовательно, на входы элементов 14„146) соответственно второго, третьего и первого разрядов кода адреса, а в третий цикл - соответственно третьего, первого и второго разрядов кода адреса. Затем повторяются эти три цикла записи и считывания с контролем, но на вход 7 элементов 14.,—

146 НЕРАВНОЗНАЧНОСТЬ поступает управляющий сигнал, имеющий состояние логической "1", и на их выходы приходят инверсные, по отношению к первым трем циклам записи и считывания, значения первого, второго и третьего разрядов кода адреса.

Технико-экономическое преимущество предлагаемого устройства заключается в его более высоком быстродействии по сравнению с прототипом.

Формула изобретения

1. Устройство для контроля блоков ,памяти, содержащее счетчик адреса, ° схему сравнения и блок управления, причем управляющие вход и выход счетчика адреса подключены к выходу и одному из входов блока управления, другие входы которого соединены с выходами схемы сравнения, выходы счетчика адреса и одни из входов схемы сравнения являются соответственно адресными выходами и входами устройства, о т л.и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит коммутаторы по числу разрядов кода адреса, 20 одни из- входов которых подключены к выходам счетчика адреса, а другие входы являются управляющими, прямые и инверсные выходы коммутаторов соединены с другими входами схемы срав25 нения и являются информационными вы-! ходами устройства.

2. Устройство по и. 1, о т л и- ч а ю щ е е с я тем, что каждый коммутатор содержит мультиплексор, элемент НЕ и элементы НЕРАВНОЗНАЧНОСТЬ, одни из входов которых объ бдинены и являются одним из входов коммутатора, другой вход первого элемента НЕРАВНОЗНАЧНОСТЬ соединен с выходом мультиплексора и входом элемента НЕ, выход которого подключен к другому входу второго элемента НЕРАВНОЗНАЧНОСТЬ, входы мультиплексора являются другими входами ко мутатора, выходами которого являются выходы элементов НЕРАЕНОЗНАЧНОСТЬ.

Нсточники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 526954, кл. G 11 С 29/00, 1975.

2. Авторское свидетельство СССР

Р 615546, кл. G 11 С 29/00, 1976 (прототип).