Устройство для вычисления временных интервалов микропроцессорных систем

 

Союз Советских

Соцналнстнческнх

Реслублнк

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и >960781 (61) Дополнительное к авт. свид-ву-(22) Заявлено .10 ° 10. 80 (21) 3219326/18-24 ,!

154) М. Кл.

G 06 F 1/04 с присоединением заявки №вЂ” (23) Приоритет

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 2309.82. Бюллетень ¹ 35 (53) УДК 681. 325 (088. 8) Дата опубликования описания 2309.82 г

Л.Л. Агронин, В.И. Глухов, В.Д. Гуськов, Н.Д. Кабанов, В.С. Кравченко, В.A. Ñoáoëåâ и A. Н. Шкамарда гг;. .;г" .

r,:

1 -

«) д.

Институт электронных управляющих машин

3 (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ВРЕМЕННЫХ

ИНТЕРВАЛОВ МИКРОПРОЦЕССОРНЫХ СИСТЕМ

Изобретение относится к вычисли-" тельной технике и может быть исполь зовано в микропроцессорных вычислительных и управляющих системах, работающих в реальном масштабе времени, при проведении научных экспериментов и управлении технологическими процессами.

Известен таймер для микропроцессорной системы„ содержащий первый счетчик с заданным коэффициентом пересчета, работающий на вычитание и управляемый тактовыми сигналами, первый счетчик создает селективно один из множества возможных выходных сигналов, частота которых получается в результате деления тактовой частоты на предварительно заданное число, не являющееся степенью двух. Первый счетчик подключается к группе адресных шин для выбора одного из его выходов. Второй счетчик, работающий также в режиме вычитания, подключается к шинам данных .для записи в него числа. Выход первого счетчика соепинен с входом второго счетчика. Когда второй счетчик досчитывает до нуля, выдается сигнал прерывания в микропроцессор (1).

Известно также устройство для вычисления временных интервалов, содержащее счетчик, блок управления,. первый элемент И, элемент запрета, триггер, генератор, счетчик с принудительной установкой кода, группу элементов И-НЕ, второй элемент И и формирователь сигнала записи (2).

Наиболее близким к предлагаемому является программируемый таймер, содержащий приемопередатчики дайных, дедешифратор, блок управления и счетчики (31.

Недостатками программируемого таймера являются: отсутствие возможностей изменения частоты тактовых импульсов по командам ЭВМ; запрещения выдачи запросов на прерывание программы процессора; тактирЪвания работы программируемого таймера от удаленного внешнего источника, а также, ввода в ЭВМ состояния сигналов зайрета работы счетчиков.

Для таймера измерение длительности импульсных сигналов, подаваемых на .вход запрета счетчиков, должно осу. ществляться программныМ. способом путем последовательного опроса и анализа содержимого счетчиков. При этом

ЗО период опроса состояния счетчиков

960781 должен быть больше периода тактовых импульсов на входе счетчика, что приводит к замедлению реакции ЭВИ на изменение фронта импульса на время, равное периоду опроса.

Целью изобретения является увеличение быстродействия устройства. указанная цель достигается тем, что в устройство для вычисления временных интервалов микропроцессорных систем, содержащее блок приемопере- 10 датчиков, дешифратор, блок управления и счетчики, причем первый вход-выход блока приемопередатчиков соединен с информационным входом-выходом устройства, первый и второй входы 15 дешифратора годключены соответственно к адресному и управляющему входамвыходам устройства, выходы управления считыванием- записью деши фратора соединены с входами разрешения считывания и запчси блока управления, выходы которого соединены с управляющими входами соответствующих счетчиков, второй вход-выход блока приемопередатчиков подключен к информационным входам-выходам счетчиков и адресному входу блока управления, введены делитель частоты, коммутатор частоты, триггеры и элементы И по числу счетчиков, нормализатор уровня, коммутатор импульсов и входной регистр, при этом управляющий вход устройства соединен с входом делителя частоты, выход которого под ключен к информационному входу коммутатора частоты, управляющий вход ко- ЗЬ торого соединен с вторым входом-выходом блока приемопередатчиков и входами установки триггеров, входы сброса которых подключены к выходу управления сбросом дешифратора, вы- 4О ходы триггеров соединены с первыми входами соответствующих элементов И, вторые входы которых подключены к выходам соответствующих счетчиков, выходы элементов И соединены с ин- 45 формационными выходами устройства, вход разрешения коммутатора частоты подключен к выходу программирования частоты дешнфратора, дополнительный информационный вход устройства соединен с входом нормализатора уровня, управляющий вход входного регистра подключен к выходу управления приемом дешифратора, первый и второй входы коммутатора импульсов соединены с выходами соответственно коммутатора частотй и нормализатора уровня, первый и второй выходы коммутатора импульсов подключены соответственно к тактовым входам и входам запрета счетчиков, а первый и второй информа-60 ционные входы-выходы входного регистра соединены соответственно с вторым входом-выходом блока приемопередатчи-: ков и вторым входом коммутатора импульсов.

Кроме того, нормализатор уровня содержит выпрямители, фильтры и оптроны, при этом входы выпрямителей соединены с входом нормализатора, а их выходы - с входами соответствующих фильтров, входы оптронов подключены к выходам соответст- вующих фильтров, а выходы оптроновк выходу нормализатора.

При этом блок управления содержит регистр, дешифраторы записи, дешифраторы считывания, фОрмирователи импульсов, триггеры управления, счетные триггеры, первые и вторые элементы ИЛИ и коммутаторы по числу счетчиков, причем вход регистра соединен с адресным входом блока, а выход регистра подключен к информационным входам дешифраторов считывания и записи, управляющие входы которых соединены с входами разрешения счи-. тывания и записи блока, выходы триггеров управления, формирователей импульсов и элементов ИЛИ подключены к выходам блока, выходы дешифраторов считывания соединены с входами формирователей импульсов и входами установки "0" триггеров управления, входы установкч "1" которых подключены к входам разрешения считывания и записи блока, первые и вторые выходы дешифраторов записи соединены с первыми входами соответственно первых и вторых элементов ИЛИ, третьи выходы дешифраторов записи подключены к входам счетных триггеров и управляющим входам коммутаторов, первые и вторые входы которых соединены соответственно с "единичными" и "нулевыми" выходами счетных-триггеров, а пе-. рвые и вторые выходы коммутаторов подключены к вторым входам соответственно первых и вторых элементов ИЛИ.

На фиг.1 представлена структурная схема устройства; на фиг.2 — функциональная схема блока управления.

Устройство содержит приемопередатчики 1 данных, соединенные с выходом дешифратора 2 и .внутренней

I шиной 3, к которой подключены счетчики 4, блок 5 управления, программно-управляемый коммутатор б частоты, регистр 7 и триггеры 8. Приемопередатчики 1 соединены с информационным входом-выходом 9 устройства, де„шифратор 2 соединен с адресным входом-выходом 10 и управляющим входом- выходом 11 устройства. Блок 5 управления соединен с управляющим входом каждого счетчика 4 шинами 12 и с выходом дешифратора 2 шиной 13. Дешифратор 2 соединен также с программноуправляемым коммутатором 6 частоты, регистром 7 и триггерами 8. Вход делителя 14 частоты соединен с управляющим входом 15 устройства. Выходы делителя 14 частоты соединены с входами коммутатора 6 частоты. Одна из

960781 групп входов коммутатора 16 импульсов соединена шиной 17 с выходами коммутатора б частоты,r другая группа входов коммутатора 16 соединена шина.ми 18 с выходами нормализатора 19 уровня, входы которого соединены с дополнительным информационным входом

20 Устройства. Одна из двух групп выходов коммутатора 16 соединена шиной 21 с входами тактовых импульсов счетчиков 4, . ругая группа выходов коммутатора 16 соединена шиной. 22 с входами запрета счетчиков 4 и входами регистра 7. Выход каждого из триггеров 8 соединен с первым входом соответствующего элемента И 23, второй вход каждого из последних соединен с выходом соответствующего счетчика 4, а выходь1 элементов И 23 подключены к информационным выходам 24 устройства, Нормализатор уровня содержит выпрямители 25, входы которых соединены с входами нормализатора, а выходы соответственно подключены к входам фильтров 26, выходы которых соединены соответственно с входами оптронов 27, выходы которых являются выходами нормализатора 19 уровня.

Блок управления (фиг. 2) содержит регистр 28 и схемы 29 управления счетчиком, чи сло которых .соотв етствует числу счетчиков 4, причем реги стр

28 имеет входы, соединенные с дешифратором 2 линией, принадлежащей ши не 13, и с внутренней шиной 3, а также два выхода, соединенные с двумя из пяти входов каждой из схем 29 управления счетчиком. Каждая схема

29 содержит дешифратор 30 записи и дешифратор 31 считывания, два формирователя 32 импульсов и триггер 33 управления. При этом разрешающий вход 34 дешифратора 30 записи, разрешающий вход 35 дешнфратора 31 считывания и вход 26 установки "1" триггера 33 соединены с выходами дешифратора 2 линиями, принадлежащими шине

13. Дешифратор 30 записи имеет три выхода, соединенные с входаии первого формирователя импульсов, причем первый выход соединен с первым входом элемента ИЛИ 37, второй с первым входом элемента ИЛИ 38, а третий — с входом счетного триггера

39 и первым входом коммутатора 40.

Счетный триггер 39 имеет два выхода, соединенные с вторым и третьим входами коммутатора 40. Коммутатор 40 имеет два выхода, первый из которых соединен с вторым входом элемента

ИЛИ 37, а второй — с вторым входом элемента ИЛИ 38. Выходы элемента

ИЛИ 37. и элемента ИЛИ 38 являются выходами формирователя 32 импульсов.

Дешифратор 31 считывания имеет четыIpe выхода, три из которых соединены с входами второго формирователя 32 ,;импульсов, а четвертый соединен с входом 41 установки "0" триггера 33.

Выход триггера 33, выходы обоих форьярователей 32 импульсов являются выходами схема 29 управления счетчиком и соединены с входами соответствующего счетчика 4 °

Устройство работает следующим об10 .разом.

После включения в состав микропро-, цессорной система устройство переходит в режим настройки. В этом режиме микропроцессорная система с помощью

15 команд вывода устанавливает значение тактовых частот .для каждого из счет- чиков 4, разрешает или запрещает формирование запросов прерывания микропроцессорной системы по оконча20 нию работы какого-либо из счетчиков

4 и задает тип записи в каждый из счетчиков 4 начального состояния счета или тип чтения состояния для кадого из счетчиков 4. Необходимость

25 определения типа записи начального состояния в счетчик 4 или типа чтения состояния счетчика 4 вызвана тем, что разрядность микропроцессорных систем, как правило, мала и составляет 8 или 16 разрядов. В то же время,.для повышения эффективности ра боты устройства в составе систеьы желательно, чтобы счетчики 4 имели большую разрядность ° В данном устройстве разрядность счетчиков 4 может

З5 в два раза превышать разрядность микропроцессорной системы, в составе которой работает устройство. В этом случае начальное состояние может за носиться одной командой вывода из

40 микропроцессорной системы только в старшие или только в младшие разряды ,счетчика 4. Аналогично, одной командой ввода в микропроцессорную систему может быть считано состояние только старших или только младших разрядов счетчика 4.

Блок 5 управления обеспечивает три типа записи начального состояния и чтения состояния счетчика 4: 1 тип— запись (чтение) мпадшей половины разрядов счетчика; тип 2 — запись (чте-,,, ние) старшей половины разрядов счет-".-: чика; тип 3 — запись (чтение) сначала младшей, а затем старшей половины разрядов счетчика двумя последовательными командами вывода (ввода) микропроцессорной системы.

Задание значения тактовой частоты, разрешение или запрет. формирования запросов прерывания, выбор типа записи начального состояния (чтения состояния) для каждого счетчика 4 выполняется микропроцессорной системой отдельно заданием управляющих снов, которые поступают из система

65 в устройство по входам-выходам 9-11.

960781

Состояние кадого счетчика 4 мо 6 жет быть опрошено системой с помощью команд ввода. С целью повышения точности опроса состояния счетчиков 4 перед выполнением комайд ввода состояния счетчика 4 система заносит в ре43 гистр 28 блока 5 управления управля.Дешифратор 2 разрешает приемопередатчикам 1 передать управляющее слово через внутреннюю шину 3 в коммутатор б частоты для определения значений тактовых частот для каждого из счетчиков 4, либо в триггер 8 для разрешения или запрещения формирования запросов прерывания по окончании работы счетчиков 4, либо в регистр 28 блока 5 управления для определения типа записи начального состояния в счетчик 4 или чтения состояния счетчика 4.

После этого устройство переходит в режим загрузки начального состояния ° В этом режиме из микропроцессорной системы по входу-выходу 9 в устройство поступает код начального состояния, который через приемопередатчики 1 и внутреннюю шину 3 поступает на входы выбранного счетчика 4.

Занесение начального состояния в старшую или младшую половину разрядов счетчика 4 производится стробами записи, поступающими в соответствую-. щий счетчик 4 по шине 12 из блока 5 управления (с выхода элемента ИЛИ 37 первого формирователя 32 — .в младшую половину разрядов счетчика, а с выхода элемента ИЛИ 38 первого формирователя 32 — в старшую половину разрядов счетчика). В случае выбора третье

ro типа загрузки начального состоя-! ния на третьем выходе дешифратора

30 записи соответствующей схемы 29 появится импульс, который поступает на первый вход коммутатора 40. Так как триггер 39 находится первоначально в нулевом состоянии, то импульс с первого входа коммутатора

40 поступит,на первый выход и далее на второй вход элемента ИЛИ 37, что обусловит появление на выходе элемента ИЛИ 37 строба записи в младшую половину разрядов счетчика 4. По заднему фронту импульса на третьем выходе дешифратора 30 записи триггер 39 перейдет в состояние "едини.ца" и при повторном возникновении ,импульса на третьем выходе дешифрато ра 30 (т.е.. при втором обращении системы к устройству с целью записи в старшую половину разрядов счетчика) импульс, поступивший с третьего выхода дешифратора 30 на первый вход коммутатора 40, вызовет появление импульса на втором выходе коммутатора 40, который вызовет появление на выходе элемента ИЛИ 38 строба записи в старшую половину разрядов счетчика 4.

По окончании загрузки устройство переходит в режим счета. В этом режиме на входы тактовых импульсов счетчиков 4 по шине 21 иэ коммутатора 16 поступают тактовые импульсы, которые передаются в коммутатор 16 по шине 17 из коммутатора б или по шине 18 иэ нормалиэатора 19 уровня.

Выбор конкретного источника такто вых импульсов осуществляется распайкой перемычек в коммутаторе 16.

По входу 15 из системы в делитель 14 частоты поступает последовательность. импульсов, из которой делителем 14 частоты формируется несколько по следовательных импульсов различных частот, например 1 мГц, 10 кГц, 1 кГц и т.д,, которые поступают на вход коммутатора б. На выход коммутатора б выдаются последовательности импульсов,. частота которых определяется управляющим словом, записанным

t5 в устройство в режиме настройки. Эти последовательности подаются на входы тактовых импульсов соответствующих счетчиков 4. При необходимости коммутатор 16 может быть перестроен таким

20 образом, чтобы на шину 21 подавались последовательности импульсов от внешних источников по входу 20 через нормализатор 16 уровня. Наличие нормализатора 19 позволяет обес25 печить тактирование счетчиков 4 внешними устройствами, формирующими ,импульсы, характеристики которых могут изменяться в широком .диапазоне значений. Ка>рудый импульс, поступаюЗО щий иэ коммутатора 16 на вход соответствующего счетчика 4, уменьшает

его содержимое на "единицу". При возникновении в счетчике 4 сигнала. заема из старшего разряда на выходе счетчика появится сигнал, который

З поступает на вход соответствующего элемента И 23. При наличии разрешающего потенциала на выходе триггера 8 на выходе элемента И 23 появится сигнал запроса. прерывания, который

<О по соответствующему, выходу 24 поступит в микропроцессорную систему. Это означает,что временной интервал, отсчитываемый данным счетчиком, истек, и что в этот счетчик может быть за45 гружено новое начальное состояние, т.е. устройство перейдет в режим загрузки. Работа каждого счетчика может быть приостановлена внешними устройствами с помощью сигналов, подавае5(мых из нормализатора 19 уровня, на входы запрета:. счетчиков 4. Эти же сигналы одновременно подаются на входы регистра 7 и их состояние может быть опрошено системой с помощью ко55 -манды ввода через внутреннюю шину 3, что позволяет: контролировать состояние сигналов запрета работы счетчиков 4 и определять их длительность.

960781

10 ключен к информационному входу ком-. мутатора частоты, управляющий вход которого соединен с вторым входомвыходом блока приемопередатчикон и входами установки триггеров, входы сброса которых подключены к выходу управления сбросом дешифратора, выходы триггеров соединены с первыми входами соответствующих элементов И, вторые входы которых подключены к выходам соответствующих счетчиков, выходы элементов И соединены с информационными выходами устройства, .вход разрешения коммутатора частоты. подключен к выходу программирования ,частоты дешифратора, дополнительный информационный вход устройства соединен с входом нормализатора уровня, 1 управляющий вход входного регистра ,подключен к выходу управления прие50

6$ ющее слово, которое принимается де.шифратором 31 соответствующей схемы

29. На четвертом выходе дешифратора

31 появляется импульс, который поступает н, вход 41 установки "0" триггера 33. С выхода триггера 33 нулевой 5 потенциал на входе соответствующего счетчика 4 фиксирует его содержимое, которое может быть передано н систему в соответствии с заданным режимом чтения. Функционирование блока.5 10 управления в режиме чтения полностью соответствует его функционированию н режиме записи начального состояния.

По окончанию чтения состояния выбранного счетчика 4 дешифратор 2 подает 15 на вход 41 триггера 33 импульс, снимающий блокировкусодержимого счетчика.

Формула изобретения 1 ° Устройство для вычисления временных интервалов микропроцессорных систем, содержащее блок приемопередатчиков, дешифратор, блок управления и счетчики, причем первый входвыход блока приемопередатчикон соединен с информационным входом-выходом устройства, первый и второй нходы дешифратора подключены -соответственно к адресному и управляющему входам-выходам устройства, выходы управления считыванием — записью де-. шифратора соединены с входами разрешения считывания и записи блока управления, выходы которого соединены с управляющими входами соответствующих счетчикон, второй вход-выход блока приемопередатчиков подключен к информационным входам-выходам счетчиков и адресному входу блока управления, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, оно содержит делитель частоты, 40 коммутатор частоты, триггеры и элементы И по числу счетчиков, нормали затор уровня, коммутатор импульсов и входной регистр, при этом управляю— щий вход устройства соединен с входом 4 делителя частоты, выход которого под мом дешифратора, первый и второй входы коммутатора импульсов соединены с выходами соответственно коммутатора частоты и нормализатора уровня, первый и второй выходы коммутатора импульсон подключены соответственно к тактовым входам и входам запрета счетчиков, а первый и второй информационные входы-выходы входного ре1 гистра соединены соответственно с вторым входом-выходом блока приемопередатчиков и вторым входом коммутатора импульсов.

2. Устройство по и ° 1, о т л и— ч а ю щ е е с я тем, что нормализатор уровня содержит выпрямители, фильтры и оптроны, при этом входы выпрямителей соединены со входом нормализатора, а их выходы — с входами соответствующих фильтров, входы оптронов подключены к выходам соответствующих фильтров, а выходы оптронов. — к выходу нормалиэатора.

3. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок управления содержит регистр, дешифраторы записи, дешифр-торы считывания, формирователи импульсон, триггеры управления, счетные триггеры, первые и вторые элементы ИЛИ и коммутаторы по числу счетчиков, причем вход регистра соединен с адресным входом блока, а выход регистра подключен к информационным входам дешифраторов считывания и записи, управляющие входы которых соединены с входами разрешения считывания и записи блоха, выходы триггеров управления, формирователей импульсов и элементов ИЛИ подключены к выходам блока, выходы дешифраторов считывания соединены с входами формирователей импульсов и входами установки

"0" триггеров управления, входы установки "1" которых подключены к входам разрешения считывания и записи блока, первые и вторые выходы дешифраторов записи соединены с первыми входами соответственно первых и вторых элементов ИЛИ, третьи выходы дешифраторов записи подключены K . входам счетных триггеров и управляющим входам коммутаторов, первые и вторые входы которых, соединены соответственно с "единичными" и "нулевыми" выходами счетных триггеров, а первые и вторые выходы коммутаторов подключены к вторым входам соответственно первых и вторых элементой

ИЛИ.

Источники информации, принятые во внимание при экспертизе

1. Патент США Р 4099232, кл.G 06 F. 1/04, опублик. 1978 °

2. Авторское свидетельство СССР

Р 547723, кл.G 04 F. 10/04, 1976.

3. Intel component data catalog.

1979, с. 11-32-11-42.

960781

Фиаl !

Составителт Г.Виталиев

Редактор О.Юрковецкая Техред A.йч . Корректор Н.Буряк

Заказ 7280/57 Тираж 731 Подписное

ВНИИПИ Росударствейного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб. д.4/5

Филиал ЛПП "Патент", г.ужгород, ул.Проектная,4