Устройство для синхронизации
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
Х АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советских
Социалистических
Республик
<и>922710 (61) Дополнительное к авт. свид-ву (22) Заявлено 300980 (21) 2985761/18-24
Р М g+ з
G 06 F 1/04 с присоединением заявки ¹
Государственный комитет
СССР но делам изобретений и открытий (23) Приоритет
Опубликовано 230482 ° Бюллетень ¹ 15 (53) УДХ 681. 3 (088. 8) Дата опубликования описания 230432
Г.
В.С.Захаров и А.А.Кочетков
Конструкторское бюро Главного управления сигиЪЙИЗеции (72) Авторы изобретения (71) Заявитель и связи Министерства путей сообщения (54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ.Изобретение относится к вычисли-. тельной технике. и может быть применено в качестве тактового генератора, управляющего работой микропроцессора.
Известно устройство, позволяющее получать управляющие сигналы С необходимыми временными .соотношениями, содержащее задающий генератор с кварцевым резонатором на 32 мГц, делитель частоты и комбинационные узлы Щ.
Однако в этом устройстве применяется задающий генератор с высокой опорной частотой и сложный делитель, требующий дополнительных элементов в комбинационной логике..
Наиболее близким к изобретению является устройство для синхронизации, содержащее задающий генератор, выход которого подключен к счетному входу делителя частоты, выход четвертого разряда которого является первым выходом устройства, выход . третьего разряда подключен к первому 25 входу элемента И, выход которого является вторым выходом устройства, а второй вход элемента И подключен
I к выходу сумматора по модулю два, входы которого соответственно подклю- 30 чены к выходам первого и второго разрядов делителя (2) .
Недостаток данного устройства заключается в том, что для формирования выходных сигналов используется высокая частота задающего генератора, что снижает помехоустойчивость всего устройства в целом.
Цель изобретения — повышение помехоустойчивости за счет снижения опорной частоты задающего генератора (по крайней мере в два раза) с сохранением необходимых временных соотношений выходных сигналов.
Поставленная целЬ достигается тем, что устройство для синхронизации, содержащее генератор опорной часто" ты, делитель частоты, первый сумматор по модулю два и элемент И, выход которого является первым выходом уст.ройства, один иэ входов элемента И подключен к инверсному выходу третьего разряда делителя частоты, второй вход элемента И подключен к выходу первого сумматора по модулю два, один иэ входов которого подключен к инверсному выходу первого разряда делителя частоты, Введены второй сумматор по модулю два и триггер, счет- 1 ный вход которого подключен к третье922710 му входу элемента И и инверсному выходу второго разряда делителя частоты, а выход подключен к одному из входов второго сумматора по модулю два, второй вход которого подключен к выходу генератора опорной частоты, а выход - к счетному входу делителя частоты и ко второму входу первого сумматора по модулю два, прямой выход второго разряда делителя частоты является вторым выходом устройства.
На фиг.l показана структурная схема устройства; на фиг.2 - времен- ные соотношения сигналов, получаемых на выходе устройства.
Устройство состоит из генератора 1!5 опорной частоты, сумматора 2 по модулю два, делителя 3 частоты, элемента И 4, триггера 5, сумматора б по модулю два.
Устройство работает следующим об- 7() разом.
Сигналы (эпюра 1, фиг.2) генератора 1 опорной частоты с частотой следования 9 мГц поступают через сумматор 2 по модулю два (эпюра 2i фиг.2) на счетный вход делителя 3 частоты на пять, состоящего, например, -из трех управляемых фронтом синхросигнала счетных триггеров 7-9., элемента И 10, D-триггера ll и элемента И 12. По достижению делителем
3 частоты состояния 001 (эпюры 3-5, фиг.2) на вЪгходе элемента И 10 фор" мируется сигнал (эпюра 6, фиг.2), который задерживается 0-триггером 11 (эпюра 7, фиг.2) и по обратной связи через элемент И 12 (эпюра 8, фиг.2) осуществляет установку в. исходное состояние. OOO счетных триггеров 7-9. Сигнал с инверсного выхода счетного триггера 8, появляющийся один раз 40 за цикл деления на пять, осуществляет изменение состояния дополнитель" ного счетного триггера 5, сигнал с выхода которого (эпюра 9, фиг.2) поступает на второй вход сумматора 2 по 4 модулю два, производит смену фазы. опорного сигнала (эпюра 2, фиг.2), поступающего на вход делителя 3 частоты. 1акая коммутация обеспечивает работу делителя частоты 3 с коэффи- 50 циентом деления, равным 4,5, что позволяет сформировать требуемые сигналы. Сигнал Фl (эпюра 9, фиг.2) формируется сумматором б по модулю два и элементом И 4 при равноименных значениях на выходах сумматора 2 по модулю два и счетного триггера 7 и отсутствии единичного значения сигналов на выходах счетных триггеров .8 и 9. Сигнал,. с выхода счетного триггера 8 является выходным сигналом Ф2 (эпюра 4, фиг.2) .
Необходимым условием работы устройства является требование к скваженности опорного сигнала, которая должна равняться двум.
Применение предлагаемого устройства позволит снизить частоту задающего генератора, по крайней мере, в два раза по сравнению с известными устройствами, что приведет к повышению помехоустойчивости всего устрой-. ства в целом.
Формула изобретения
Устройство для синхронизации, содержащее генератор опорной, частоты, делитель частоты, первый сумматор по модулю два и элемент И, выход которого является первым выходом устройcòâà, один из входов элемента И подключен к инверсному выходу третьего разряда делителя частоты, второй вход элемента И подключен к выходу: первого сумматора по модулю два, один из входов которого подключен к инверсному выходу первого разряда делителя частоты, о т л и ч а ю— щ е е с я тем, что, с целью повышения помехоустойчивости за счет снижения опорной частоты генератора, устройство содержит .второй сумматор по модулю два и триггер, счетный вход которого подключен к третьему входу элемента И и инверсному выходу. второго разряда делителя частоты, а выход подключен к одному из входов второго сумматора по модулю два, второй вход которого подключен. к выходу генератора опорной частоты, а выход - к счетному входу делителя частоты и ко второму входу первого сумматора по модулю два, прямой выход второго разряда делителя частоты является вторым выходом устройства.
Источники информации, принятые во внимание при экспертизе
1. EDN, чо .20, 9 17, 1975, р. 53-58.
2. МС$-80, USERiS MANUAL, 1978, р. 3-8 (прототип).
