Арифметико-логический модуль

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Соцмалнстических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. сеид-ву (22) Заявлено 300580 {2I) 2933430/18-24 15 т) М. Кд.з с присоединением заявки ¹â€” (23) Приоритет—

G 06 F 7/00

ГОсударственный комитет

СССР по делам изобретений н открытий (53) УДК 681. 325 (088.8) Опубликовано 300982, Бюллетень № 36

Дата опубликования описания 300982 (72) Авторы изобретения

ВС%СОйЗЛ4"., ваитнеПХИ трС(.а .- ( тут НВЛВОТ ;.!

М.A.Ãëàäøòåéí, В.A.Áàñêàêoâ и В.М.Комаров рыбинский авиационный технологический инст

- (71) Заявитель (54) АРИФМЕТИКО-ЛОГИЧЕСКИЙ МОДУЛЬ

Изобретение относится к вычислительной технике и может найти применение при построении однородных универсальных электронных вычислительных машин (ЭВМ) высокой производитэльности.

Известен арифметико-логический модуль, который содержит триггеры и первую и вторую группы шин управления, первую и вторую входные и первую и вторую выходные шины данных, входную и первую и вторую выходные шины переноса, входную и выходную шины обратной связи и шину тактовых импульсов, соединенную с входами синхронизации триггеров первого и второго разрядов (13.

Недостатком известного модуля являются узкие функциональные возмож:.ости, обусловленные тем, что каждый разряд и первый функциональный перенос налево описываются ограниченным набором переключательных функций трех аргументов: разрядов операндов .и первого функционального переноса налево иэ предыдущего разряда. Этот модуль позволяет реализовать лишь шесть основных операций, выполняемых за один такт синхронизации: арифметическое сложение в дополнительных кодах, поразрядные логическое сложение, умножение я инверсия суммы по модулю 2, сдвиг влево и вправо на один разряд, Второй функциональный перенос налево отсутствует, а функциональный перенос направо сводится к одной операции — сдвигу вправо на один разряд.

Наиболее близким к предлагаемому техническому решению является модуль, который содержит триггеры первого и второго разрядов; первую и вторую группы шин управления, первую и вторую входные и первую и вторую выходные шины данных, первую входную и первую и вторую выходные шины переноса, входную и выходную шины обратной связи, шину тактовых импульссв, первый, второй, третий и четвертый мультиплексоры, первую и вторую асинхронные выходные шины данных, соединенные соответственно с выходом второго мультиплексора, 0-входом триггера йервого разряда и выходом четвертого мультиплексора, 0-входом триггера второго разряда, входы синхронизации триггеров первого и второго разрядов соединены с шиной тактовых импульсов, а выходы — с четвер30 тыми управляющими входами первого и

962916 второго мультиплексоров, первой выходной ш .ной данных, выходной шиной обратной связи и с четвертыми управляющими входами третьего и четвертого мультиплексоров, второй выходной шиной данных соответственно, первая 5 и вторая входные шины данных соединены с третьими управляющими входами первого и нторого, третьего и четвертого мультиплексорон соответственно, нторые управляющие входы .(p первого и BToporo, третьего н четвертого мультиплексорон соединены соответстненно с первой входной шиной переноса и с выходом первого мультиплексора, первые управляющие входы первого и второго; третьего и четвертого мультиплексоров соответственно соединены, информационные входы первого и третьего, второго и четвертого мультиплексоров соединены с первой и второй группами шин управления соответственно, а выход третьего мультиплексора соединен с первой выходной шиной перекоса C2).

Недостатком известного модуля яв- ляются узкие функциональные возможности, обусловленные тем, что каждый разряд результата и перный функциональныи перенос налево описываются полным набором переключательных функций лишь четырех аргументов: разрядон операндов, первого переноса из предыдущего разряда и сигнала обратной связи из последующего разряда, что не позволяет реализовать операции совместного анализа операндов, З причем второй перенос отсутствует.

Цель изобретения — расширение функциональных возможностей модуля за счет выполнения операции сравнения чисел, логических операций с 4О проверкой на четкость, операции параллельной проверки обоих операндов . на четность, совмещенной поразрядной логической операции со сдвигом результата влево, операции маскирования ре-45 зультатом данной операции следующих разрядов результата другой логической операции над теми же операндами.

Поставленная цель достигается тем, что в арифметико-логический мо.дуль, содержащий первый, второй, третий и четвертый мультиплексоры и два триггера, причем выход первого триггера подключен к первой шине выходных данных модуля, к выходной шине обратной связи модуля, к входу первого операнда первого и второго мультиплексоров, выход второго триггера подключен к второй шине выходных данных модуля и к входу первого операнда третьего и четвертого мульти- 60 плексоров, вход второго операнда первого и второго мультиплексоров подключен к первой шине второго операнда модуля, к второй шине второго операнда модуля подключен вход второго опе- 65 ранда третьего и четвертого мультиплексоров, группы упраэляющих входов первого и третьегс мультиплексоров соединены с первой шиной упранления модуля, группы управляющих входов второго и четвертого мультиплексоров соединены с второй шиной управления модуля, первый вход переноса первого и второго мультиплексоров подключен к первой входной шине переноса модуля, первый вход переноса третьего и четвертого мультиплексоров подключен .< выходу первого мультиплексора, выход второго мультиплексора соединен с первой асинхронной выходной шиной данных модуля и с 0-входом первого триггера, С-вход которого соединен с шиной тактовых импульсов модуля и с

С-входом второго триггера, 0-вход которого соединен с выходом четвертого мультиплексора, соединенного с первой выходной шиной переноса модуля, и с второй асинхронной выходной шиной данных модуля, выход третьего мультиплексора соединен с второй выходной шиной переноса модуля, введены пятый и шестой мультиплексоры,управляющий .вход которых подключен к шине выбора режима модуля, вход переноса пятого мультиплексора соединен с второй входной шиной переноса модуля, вход данных пятого мультиплексора подключен к выходу второго триггера, а выХод — к второму входу перекоса первого и второго мультиплексоров, вход переноса шестого мультиплексора соединен с выходом второго мультиплексора, информационный вход — с входной шиной обаатной связи модуля, а выход — - вторым входом переноса третьего и четвертого мультиплексоров.

На чертеже показана блоксхема арифметико-логического модуля.

Арифметико-логический модуль содержит триггеры 1 и 2, шины 3 и 4 управления, первую шину 5 второго операндз., вторую шину 6 второго операнда, первую и вторую шины 7 и 8 выходных данных, входную шину 9 и выходные шины 10 и 11 переноса, входную шину 12 и выходную шину 13 обратной связи, шину 14 тактовых импульсов, мультиплексоры 15-20, асинхронные выходные шины 21 и 22 данных, вторую входную шину 23 переноса и шину 24 выбора режима.

Арифметико-логический модуль работает следующим образом.

Двоичный код, подаваемый по шинам 3 и 4, задает вид реализуемой операции над двумя операндами, один из которых записан в триггерах первого 1 и второго 2 разрядов, а второй операнд установлен на входных шинах 5 и 6. На выходах мультиплексоров 16 и 18 формируются соответственно первый и второй разряды кода

962916 результата операции.При этом i-тый разряд результата (первый или второй) в зависимости от уровня сигнала на шине 24 выбора режима есть переключательная функция следующих аргументов: сигнала на i-той шине выходных данных (7 или 8); сигнала на 1-той шине (5 или 6); сигнала первого переноса, поступающего по шине 9 или непосредственно с выхода мультиплексора 15; и сигнала обратной связи, поступающего непосредственно с шины

8 или по шине 12, если уровень сигнала на шине выбора режима равен логическому нулю, либо первых трех аргументов, указанных выше, и сигнала второго переноса, поступающего по второй входной шине 23 переноса или непосредственно с выхода мультиплексора 16, если уровень сигнала на шине выбора режима равен логической единице. Вид этой функции определяется двоичным кодом, подаваемым по шине 4.

Одновременно на выходах мультиплексоров 15 и 17 формируются сигналы первого переноса иэ первого и второго разрядов, которые являются переключательными функциями тех же аргументов, что и сигналы результата операции в зависимости от уровня сигнала на шине 24 выбора режима. Вид

/ этиХ функций определяется двоичным кодом, подаваемым по шине 3.

По фронту тактового импульса, поступающего по шине 14 на входы синхронизации триггеров 1 и 2 первого и второго разрядов, происходит запись кода результата операции с асинхронных выходных шин 21 и

22 данных в триггеры 1 и 2. Этот код подается на шины 7 и 8. одновременно сигнал с выхода триггера 1 поступает на выходную шину 13 обратной связи, сигнал с выхода триггера 2 второго разряда — на вход пятого мультиплексора 19, сигнал с входной шины обратной связи — на вход шестого мультиплексора 20.

При этом начнется формирование нового кода результата операции, первый разряд которого поступит на второй информационный вход шестого мультиплексора 20, а второй — на шину переноса 11, причем на вход пятого мультиплексора 19 поступит сигнал с второй входной шины переноса 23.

Одновременно будет происходить формирование первого переноса, который с выхода третьего мультиплексора 17 пос тупит на первую выходную шину переноса.

Код, записанный в триггеры 1 и 2 первого и второго разрядов, остается неизменным до прихода фронта следующего тактового импульса.

Использование данного арифметикологического модуля позволяет расширить функциональные воэможности по сравнению с известным устройством.

Оно обеспечивает реализацию 2

=8,589.934.592 (количество возможных кодовых комбинаций на шинах управления и шине выбора режима) различных арифметико-логических операций с двумя операндами, каждая из которых выполняется за один такт синхронизации.

Это обусловлено тем, что каждый разряд результата, первый и второй I0 перенос описываются полным набором переключательных функций следующих аргументов: либо разрядов операндов, первого переноса из предыдущего разряда и сигнала обратной связи из no)5 следующего разряда; либо трех первых вышеназванных, а также сигнала второго переноса иэ предыдущего разряда.

Кроме известных, данный арифметико-логический модуль позволяет, например, реализовать операцию сравнения чисел, заданных в пряжах кодах

1результат сравнения >, (или = формируется на первой и второй выходных шинах переноса); совмещенную поразрядную логическую операцию с проверкой результата на четность; совмещенную операцию выделения хотя бы одной 1 из разрядов операндов, следующих эа разрядами, в обоих.из которых находятся 1, с одновременной проверкой результата на четность; операцию па. раллельной проверки обоих операндов на четность {результат формируется на первой Рвторой выходных шинах переноса и имеет 4 исхода: четный-четный;

M четный-нечетный;нечетный-четный;нечетный-нечетный); совмещенную поразрядную логическую операцию со сдвигом реэультата влево; совмещенную поразрядную логическую операцию и маскирование

4© результатом этой операции следующих разрядов результата другой поразрядной логической операции,над теми же операндами.

Реализация эа один такт совме415 щенных арифметико-логических операций позволяет повысить быстродействие предложенного модуля по сравнению с известным.

Кроме того, данный модуль может щ быть использован для реализации сис тем переключательных функций.

Изобретение дает возможность строить однородные универсальные однои мультипроцессорные ЭВМ.

Таким образом, будучи выполненНыМ в виде большой интегральной схемы, модуль обеспечит себе широкую сферу применения в области вычислительной техники; начиная от узлов специализированных вычислительных устройств, таких как комбинационные схеьы, 1 еализирующие системы переключательных функций, цифровые анализаторы, универсальные регистры, счетчики, сумматоры и др., и кончая блоками одно.

962916 родных универсальных мультимикропроцессорных ЭВМ.

Формула .изобретения

Арифметико-логический модуль,содержащий первый, второй, третий и четвертый мультиплексоры и два триггера, причем выход первого триггера подключен к первой шине выходных данных модуля, к выходной шине обратной связи модуля, к входу первого операнда первого и второго мультиплексоров, выход второго триггера подключен к второй шине выходных данных модуля и к входу первого операнда третьего и четвертого мультиплексоров, вход второго операнда первого и второго мультиплексоров подключен к первой шине. второго операнда модуля, к .второй шине второго операнда моду ля подключен вход второго операнда третьего и четвертого мультиплексоров, группы управляющих входов первого и третьего мультиплексоров соединены с пе1 вой шиной управления модуля, группы управляющих входов второго и четвертого мультиплексоров соединены с второй шиной управления модуля, первый вход переноса первого и второго мультиплексоров подключен к первой входной шине переноса моду ля, первый вход переноса третьего и четвертого мультиплексоров подключен к выходу первого мультиплексора) выход второго мультиплексора соединен с первой асинхронной выходной шяной данных модуля и с D -входом перво

ro триггера, С-вход которого соединен с шиной тактовых импульсов моду ля и с С-входом второго триггера, D-вход которого соединен с выходом четвертого мультиплексора, соединенного с первой выходной шиной переноса модуля, и с второй асинхронной выходной шиной данных модуля, выход третьего мультиплексора соединен с второй выходной шиной переноса модуля, о т л и ч à ю щ и Й с я тем, что, с целью расширения функциональных возможностей модуля за счет

10 выполнения операции сравнения чи сел, логических операций с проверкой на четность, операции параллельной проверки обоих операндов на четносТь, совмещенной поразрядной

15 логической .операции со сдвигом результата влево, операции маскирования результатом данной операции сле" дующих разрядов результата другой логической операции над теми же onegg рандами, в него введены пятый и шестой мультиплексоры, управляющий вход которых подключен к,шине выбора режнма модуля, вход переноса пятого мультиплексора соединен с второй входной

25 шиной переноса модуля, вход данных пятого мультиплексора подключен к выходу второго триггера, а выход — к второму входу переноса первого и второго мультиплексоров, вход переноса шестого мультиплексора, информационный вхоД вЂ” .c входной шиной обратной свя зи модуля, а выход — с вторым входом переноса третьего и четвертого муль-; типлексоров.

Источники информации, принятые во внимание при экспертизе

1. "Зарубежная электронная техника". И.» 1977, Р 9, с.19-21.

2. Авторское свидетельство СССР по заявке 9 2786482/18-24, 40 кл. G 06 F 7/00,,1979 (прототип).