Усилитель считывания для запоминающего устройства

 

Союз !".oB9 TcKNx

Социалистические

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

< >985826 (6! ) Дополнительное к авт. свнд-ву (22) Заявлено 16.07.81:(2! ) 3318129/18 24 с присоединением заявки М (23) Приоритет

Опубликовано 30.3.2.82. Бюллетень %48

Дата опубликования описания 30.12.82 (51) М. Кл. (11 С 7/00

Н 03 К 5/02

9иударстеенны1 квинтет

СССР. ао делаи нэобретеннй н втерытнй (53) УДК 681.327

{ 088. 8) (72) Авторы изобретения

Э, Р. Караханян и А. И, Стоянов (7!) Заявитель (54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ ДЛЯ ЗАПОМИНАЮЩЕГО

УСТРОЙСТВА

Изобретение относится к запоминающим устройствам и может быть использс вано для создания запоминающих уст ств на МДП-транзисторах.

Известны усилители считывания для запоминающих устройств Я и f2) .

Один из известных усилителей содержит транзисторы, соединенные по триггерной схеме, и управлякяцие транзисторы, стоки и затворы которых подключе- щ ны к соответствующим числовым шинам, 1), Недостатком этого устройства является малое быстродействие.

Из известных устройств наиболее близким по телнической сущности к предлагаемому является усилитель считывания для запоминающего устройства,; со держащий транзисторы связи, затворы которых подключены к первой числовой шине, исток соединен со стоком первого и затвором второго управлякапих транзисторов, сток второго транзистора связисо второй числовой шиной, исток - со стоком второго и затвором первого управл пощих транзисторов, ис токи управляиицих транзисторов подключены к разрядным приборам с оптимальными параметрами (2).

Недостатком этого усилителя является низкое быстродействие, так как нацряже ние йри разряде числовой шины, íà котороь| формируется уровень логического нуля, ограничивается транзистором связи что снижает быстродействие усилителя.

Бель изобретения - повышение быстродействияя усилителя. !!оставленная цель достигается тем, что в усилитель считывания для запоми-, нающего устройства, содержаший транзисторы связи и уцравляюшие транзисторы, причем истоки первого и второго управляюапск транзисторов подключены к стокам разрядных транзисторов, истоки которых соединены с шиной нулевого потенциала, сток первого управляющего транзистора подключен к истоку первого транзистора связи и затвору второго

985826 4 жаются. Одновременно идет паразитный разряд "тока 1З (фиг. 1, 2), обусловленный протеканием тока через транзистор

4 до тех пор, дока напряжение на его т 3 затворе (в стоке 14) не дортигнет поро.гового значения. Напряжение на входах

8 меняется таким образом, что в nponecice работы усилителя транзистор 1 закфв т и паразитный разряд через вход 6 от

10 сутствует. Однако уменьшение напряжения на затворах транзисторов 1 и 2 в свою очередь могло бы ограничить разряд через вход 7 и увеличивать время формирования на входе 7.уровня логического

1S нуля, что снижало бы быстродействие усилителя. Это исключается тем, что в момент времени (фиг. 2) напряжение в стоке 1З (т. е. на затворе транзистора 11) высокое и параллельно цепи

2О разряда через вход 7 (фиг. 1), транзистор 5 и транзисторы 3 включается пепь из транзисторов 10 и 11, Транзистор 9 закрыт, так как на его затворе напряжение ниже

-порогового, поэтому отсутствует паразитный разряд через вход 6, а напряжение е входе 6 высокое, е нв входе 7 оннжается до нуля.

Таким образом, введение в, усилитель считывания транзисторов 9 и 10 позво3Q ляет повысить его быстродействие.

Технико- кономическое преимущество предлагаемого усилителя считывания для запоминающего устройства заключается в его более высоком по сравнению с

33,прототипом, быстродействии. управляющего транзистора, сток которого соединен с затвором первого управляющего транзистора и истоком второго транзистора связи, стоки первого и второго транзисторов связи являются соотве ственно первым и вторым информационнь ми входами усилителя, а затворы являют ся Одними из тактовых входов усилителя, введены ключевые транзисторы, причем стоки первого и второго ключевых транзисторов соединены соответственно с . стоком первого и стоком второго транзисторов связи, затворы первого и второ го ключевых транзисторов соединены соответственно с затворами первого и второго управляющих транзисторов, а истоки подключены к стоку третьего управляющего транзистора, исток которого соединен с шиной нулевого потенциала, а затвор является другим тактовым

ВХОДОМ УСИЛИТЕЛЯе

На фиг. 1 представлена принципиальная схема предлагаемого усилителя считывания; на фиг. 2 — временная диаграмма, поясняющая его работу.

Предлагаемый усилитель считывания содержит первый 1 и второй 2 транзисторы связи, разрядные транзисторы 3, первый 4 и второй 5 управляющие транзисторы. На фиг. 1 обозначены первый

6 и второй 7 информационные н одни из тактовых 8 входы усилителя. Усилитель содержит также первый 9 и второй

10 ключевые транзисторы и третий управляющий транзистор 11, другой таковый вход 12 усилителя и стоки

1З и 14 соответственно первого и второго управлякяцих транзисторов.

На фиг. 2 изображены диаграммы напряжений на входах 6 и 7 соответствен-.

4ф но, на входах 8, напряжений в стоках

1З и 14 в координатах времени нс и напряжения Ц, а также обозначены моменты времени 1 и 1 .

Предлагаемый усилите1ть считывания 43 работает следующим образом.

Ро момента времени 4q (фиг. 2) напряжение на выходах 8 высокое, на входе 6 и затворе транзистора 5 равно

U g а на входе 7 и затворе транзистора 4-(Ц2 - g ), где Ь -перепад напряжения, получакхцийся в прпессе доступа в ячейку памяти. Напряжение на тактовом входе 12 (фиг. 1) равно

О. Следовательно, транзистор 11 и тран- 33 зисторы 9 и 10 закрыты. С момента времени о (фиг. 2) работают транзис торы З (фиг. 1). Стоки 14 и 1З разряФормула изобретения

Усилитель считывания для запоминающего устройства, содержащий транзисторы связи и управляющие транзисторы, причем истоки первого и второго управляющих транзисторов подключены к стокам разрядных транзисторов, истоки которых соединены с шиной нулевого потенциала, сток первого управляющего транзистора подключен к истоку первого транзистора связи и затвору второго управляющего транзистора, сток которого соединен с затвором первого управляющего транзистора и истоком второго транзистора связи, стоки первого и второго транзисторов связи являются соответственно первым и вторым информационными входамй усилителя, а затворы являются одними из тактовых входов усилителя, отличающийся тем, что, с целью повышении быстродействия усилиS 985826 6

Tens, в него введены ключевые транзис- соединен с шиной нулевого потенпиала, а торы, причем стоки первого и второго затвор: является другим тактовым вхоключевых транзисторов соединены соответ- дом усилителя. ственно со стоксм первого и стоком второго транзисторов связи, затворы первого з Источники информании, . и второго ключевых транзисторов соедине- принятые во внимание при експерти:-ю ны соответственно с затворами первого . 4. Электроника, 1976, )4 lO и второго управлявших транзисторов, а с, 24-32. истоки подключены к стоку третьего 2. Элестрониха, 1878, Ж 20 управлщощего транзистора,исток которого 19 с, 25-35 прототип) °

Составитель Т. Зайцева

Редактор А. Ворович Техред Т.Маточка Хоррехтор С. Шекмар

Захаз 3.01.71/71 Тираж 622 Подписное

ВНИИПИ Государственного исыитета СССР . по делам изобретений и открытий

4.13035, Москва, Ж 335, Рауновская наб., д. 4/5 филиал ППП Патент, r. Ужгород, ул Проеитная, 4