Устройство для деления двоичных чисел

 

УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНЫХ ЧИСЕЛ, содержащее регистр делимого, регистр делителя, регистр утроенного делителя, сдвиговый регистр частного и перёый сумматорвычитатель , причем .(i -И)- зюсод первой группы входов первого сумматоравычитателя соединен с i -м вьгходом регистра делимого (-/1 1, ... , Ц ; п разрядность операндов), входы второй группы сумматора-вычитателя соединены соответственно с выходами регистра делителя , выход знакового разрада регистра делимого соединен с управл$иощим входом первогосумматора-вычитателя, инверсный выход знакового разрада первого сумматора-вычитателя соединен с первым входом сдвигового регистра частного, отличающееся тем, что, с целью увеличения быстродействия, с:ю содержит второй и третий сумматорывычитат яи , коммутатор и блок анализа, содержащий три элемента ИЛИ и восемь элементов И, причем инверсный выход знакового разряда регистра делимого соединен с первыми входами первого, второго, третьего и четвертого леменачэв И, прямой выход знакового разряда регистра делимого соединен с первыми входами пятого , шестого, седьмого и восьмого элементов И, прямой выход знакового разряда первого сумматора-вычитателя соединен с вторыми входами второго, четвер;того , пятого и седьмого элементов И, инверсный выход знакового разряда первого сумматора-вычитателя соединен с вторыми входами первого, третьего, шестого и восьмого элементов И, инверсный выход знакового разряда второго сумматора-вычитателя соединен с третьими вькодами первого и nsnroro элементов И, инверсный выход знакового разряда третьего сумматора-вычитателя соединен с третьими входами второго и шестого элементов И, . W ,вых6ды первого и второго, пятсяго и шесг того элементов И соединены соответственно с входами с первого по четвёртый первого элемента ИЛИ, выход которого соединен с вторым входом сдвигового регистра частного, выходы третьего и седьмого элементов И соединены соот;ъётственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен с первым управл5аощнм входом 00 коммутатора, выходы четвертого и вось 1 мого элементов И соединены соответстОО 00 венно с первым и вторым входами третьего элемента ИЛИ, выход которого сое- Единен с вторым управляющим входом коммутатора, { -й выход регистра дели: мого соединен с ( +2)-ми входами пер-.; вых групп входов второго и третьего сумматоров чьмчитйтёяёй, управляющие входы которых соединены с выходом знакового разряда регистра делимого, а входы вторых групп второго и третьего сумматоров-в 1читателей соединены соответственно с выходами регистра утроен-

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

pug G 06 F 7/52

Ф

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ .К СОИДЕТЕЛЬСТВМ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3345382/18-24 (22) 08. 10.81 (46). 30. 03.83. Бюл. ¹ 12 (72) Б. Я. Никитин и Ю. A. Мишуков (53) 681.325(088.8) (56) 1. Карцев М. А. Арифметика цифровых машин. М., "Наука", 1969, с. 494, 2. Патент США ¹ 3234367, кл. 235-156, опублик. 1966.

3. Заявка Великобритании

¹ 1433833,кл. ф 4 А 1976 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНЫХ ЧИСЕЛ, содержащее регистр делимого, регистр делителя, регистр утроенного делителя, сдвиговый регистр частного и первый. сумматорвычитатель, причем (j +1)-й иход первой группы входов первого сумматора- . вычитателя соединен с 1 -м выходом регистра делимого (4 1, ..., 1); П разрядность операндов), входы второй группы сумматора-вычитателя соединены соответственно с выходами регистра gteлителя, .выход знакового разряда регистр» ра делимого соединен с управлякнцим входом первого . сумматора-вычитателя, инверсный выход знакового разряда первого сумматора-вычитателя соединен с первым входом сдвигового регистра частного, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, с:,о содержит второй и третий сумматорывычитатели, коммутатор и блок анализа, содержащий три элемента ИЛИ и восемь элементов И, причем инверсный выход знакового разряда регистра делимого соеди» нен с первыми входами первого, второго, третьего и четвертого элементов И, aps«

„„SU„„1008733 A мой выход знакового разряда регистра ,делимого соединен с первыми входами пятого, шестого, седьмого и восьмого элементов И, прямой выход знакового разряда первого сумматора-вычитателя соединен с вторыми входами второго, четвертого, пятого и седьмого элементов И, инверсный выход знакового разряда первого сумматора-вычитателя соединен с вторыми входами первого, третьего, шестого и восьмого элементов И, инверсный выход знакового разряда второго сумматора-вычитателя соединен с третьими выходами первого и пятого элементов И, инверсный

:выход знакового разряда третьего сумматора-вычитателя соединен с третьими е входами второго и шестого элементов И,,выходы первого и второго, пятого и шестого элементов И соединены соответственно с входами с первого по четвертый первого элемента ИЛИ, выход которого р соединен с вторым входом сдвигового . регистра частного, выходы третьего и седьмого элементов И соединены соот"ветственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен с первым упрввляющим входом коммутатора, выходы четвертого и восьмого элементов И соединены соответственно с первьпч и вторым входами треть- М

:его элемента ИЛИ, вькод которого сое- С4 динен с вторым управляющим входом коммутатора, 1 -й выход регистра делимого соединен с (< +2)-ми входами пер-.. ., :вых групп входов второго и третьего сумматоров ьычитайаей, управляющие входы которых соединены с выходом знаzoaoro разряда регистра делимого, а входы вторых групп второго и третьего, сумматоров-вциитателей соединены соответственно с выходами регистра утроен1009733 ного делителя и регистра делителя, вы- сумматора-вьгчитателя соединены соотходы второго сумматора-вычитателя сое ветственно с входами второй группы динены соответственно с входами первой коммутатора, выходы коммутатора соегруппы коммутатора, выходы третьего динены соответственно с входами регист. ра делимого.

Изобретение относйтся к вычислитель, ной технике и может быть использовано в арифметических устройствах цифровых вычислителей.

Известно устройство для деления 5 двоичных чисел, содержащее сумматор, регистры делимого, делителя и частного и блок управления (1)

Недостатком известного устройства является низкое быстродействие, обуслов- 3О ленное формированием в каждом цикле одной цифры частного.

Известно также устройство для деления чисел, формирующее в каждом цикле К цифр частного и содержащее регист-. 15 ры делимого, делителя и частного, блок умножения, вычитатель, шифратор К цифр частного, регистр адреса, блок памяти, трупвы клементов И (2 . Недостатком этого устройства является низкое быст- 20 родействие, обусловленное многотактностью формирования К цифр частного.

Наиболее близким к предлагаемому по технической сушности является устройстho для деления, содержащее регистры 25 делимого, делителя и частного, сумматор, дешифратор, нлементы ИЛИ, три группы элементов И причем первая группа входов сумматора соединена соответственно с выходами регистра делимого, входы ЗО которого соединены соответственно с выходами сумматора и входами регистра частного, выходы которого соединены с

I. йервыми входами дешифратора, вторые

Входы KoToporo соединены с входами j З5 делителя устройства, вторая группа вхо- дов сумматора соединена соответственно с выходами регистра делителя, входы которого соединены соответственно с ° выходами элементов ИЛИ, входы которых соединены с выходами соответствующих элементов И g -й группы, первые входы которых соединены с -м выходом дешифратора, вторые входы элементов И

-й груйпы соединены соответственно с входами j -ro кратного делителя устройства (1 - 1 - 3).

В данном устройстве операция деления без восстановления остатка производится посредством ряда итераций и определения в каждой итерации двух очередных разрядов частного по значениям остатков, вычисленных путем вычитания кратного делителя из кратного предыдущего остатка. Полученный таким образом остаток сохраняется до следующей итерации и становится в этой итерации кратным предыдущего остатка - 4К„ путем сдвига на два разряда влево l3), .

Недостатком данного устройства является низкое быстродействие, обусловленное последовательным определением остатков и корректировкой предсказанных в итерации двух разрядов частного .с помощью табличного дешифратора.

Бель изобретения — увеличение быстродействия устройства.

Поставленная цель достигается тем, что устройство для деления двоичных чисел, содержащее регистр делимого, регистр делителя, регистр утроенного делителя, сдвиговый регистр частного и первый сумматор-вычитатель, причем (I +1)-й вход первой группы входов первого сумматора-вычитателя соединен с -м выходом регистра делимого (1 = 1, ..., 1п; ц - разрядность операндов), входы второй группы сумматора-вычитателя соединены соответственно с выходами регистра делителя, выход знакового разряда регистра делимого соединен с управляющим входом первого сумматора-вычитателя, инверсный выход знакового разряда первого сумматоравычитателя соединен с первым входом сдвигового регистра частного, содержит второй и третий сумматоры-вычитатели коммутатор и блок анализа, содержащий три элемента ИЛИ и восемь элементов И, причем инверсный выход знакового разряда регистра делимого соединен с первым входом первого, второго, третьего и четвертого элементов И> прямой выход знакового разряда регистра делимого

1008733 4

Устройство для деления двоичных mсел работает следующим образом.

Обозначим двоичное tl -разрядное делимое .А, двоичный tl -разрядный нор» мализованный делитель Ь, 4 -й разряд частного, определяемый по знаку (((+1)го остатка К +, С.;

Разряд частного С и знак остатка (ЗН R <) связаны следующей логической, зависимостью:

3 соединен с первыми входами пятого, шестого, седьмого и восьмого элементов И, прямой выход знакового раэряда первого сумматора-вычитателя соединен с вторыми входами второго, четвертого пятого и седьмого элементов И, инверс ный выход знакового разряда первого сумматора-вычитателя - соединен с вторь ми входами первого, третьего, шестого и восьмого элементов И, инверсный выход знакового разряда второго сумматора-вычитателя соединен с третьими выходами первого и пятого элементов И, инверсный выход знакового разряда третьего сумматора-вычитателя соединен И с третьими входами второго и шестого элементов И, выходы пррвого, второго, пятого и шестого элементов И-соединены соответственно с входами с первого по четвертый первого элемента ИЛИ, выход 29 которого соединен с вторым входом сдвигового регистра частного, выходы третьего и седьмого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход Ыо- ?S торого соединен с первым управляющим входом коммутатора, выходы четвертого и восьмого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выход которого соединен с вторым управляющим входом коммутатора, 4 -й выход регис)))ра делимого соединен с (4+2)-ми входами первых групп входов второго и третьего сумматоров-вычитателей, управляющие входы

3$» которых соединены с выходом знакового разряда регистра делимого, а входЫ вторых групп второго и третьего сумматоров-вычитателей соединены соответственно с выходами регистра утроенного делителя

40 и регистра делителя, выходы второго сумматора-вычитателя соединены соответственно с входами первой группы коммутатора, выходы третьего сумматора-вычитателя соединены соответственно с входами второй группы коммутатора, вы4$ ходы коммутатора соединены соответственно с входами регистра делимого.

На фиг. 1 приведена схема устройства для деления двоичных чисел; на фиг, 2схема блоха анализа.

Устройство для деления двоичных чисел содержит первый, второй и третий сумматоры-вычитатели 13, блок 4 анализа, коммутатор S, регистр 6 делимого, регистр 7 делителя, сдвиговый регистр 8 частного и регистр 9 утроенного делителя. Блок 4 анализй содержит элементы И 10-17, элементы ИЛИ 18-20. с„-"-(зн R„,„). (<)

Знак положительйого остатка кодйруется нулем, а отрицательного - единицей«

При делении без восстановления остатка; очередной остаток 1(; вычисляют из предыдущего остатка Я„ по формулам

R),„=2ß-„-Ь при Р >О (г) „. „=2 „ пр: ; c Q. ()

За одну итерацию определяют остато

R +< и два варианта следующего (й+2) го остатка.

В случае (2), если R .1>0, то

"й>=2R -В=4p -gg (4)

l если Я„ +.(сО то

В случае (3), если йff (>О-, то

I и =2 R;+ — Ь = 4R„ + Ь, (6) если Й +,(сО, то +2 =2", +„+ = 4 й;+а В. и)

Применяя формулу (1) х знаковым разрядам остатков и учитывая условия выбора одного из вариантов (i +2)-го остатка из формул (2) - (7).

:;С;=(eл R;+ ), (e)

С;,„=(Зллй;)л (лнR„)л(3н(R„, )v

" ""1)" " (л)" (Я,й" Он Ил л(н Р;„) л (5н К;„д (Зн йДл(Ън й;„1л л Зн R.,Ä.. (9)

Для определения следующей пары раз. рядов частного за исходный остаток R берется адин из ва )иантов (1 +2)-го остатка344 или В ., а именно: при равенстве .знайоиых разрядов Зн R, и

Зм R q истинным является остаток Rqqg, 5 1008733 6

s остальных случаях - ((. Обозначим го разряда текущего остатка 3н Rjyq noа 1 первое условие П а второе (1

t ступает в выходной регистр 8 как первый из двух разрядов частного С . Вто (оH i("(яаits ч(япi)а(опп as)> рой разряд чаотяого С<+ определяют

П =(3Н о.(Л Н я „(ЗН я ) Л(3Н

4fg) ветствии с формулой (9).

Сначала .производят подготовку опера- При переходе к. следуюшему шагу осуции деления: проверяют не будет ли пере- шествляются сдвиг накапленных разряполнения разрядной сетки (К о = А — 93 дов частного в регистре.8 и передача О) и вычисляют значение трехкратного g через коммутатор 5 истинного значения делителя (ЗВ=В+2В), которое и заносят остатка с выходов сумматоров-вычитав регистр 9. Эти предварительные дейст- телей 2 и 3 под управлением сигналов, вия можно осуществить на сумматорах сформированных в блоке 4 анализа, в

1и3. соответствии с формулами (10) и (11).

Затем выполняются — шагов деления. 1 Операция деления заканчивается, когда

В каждом шаге (итерацйи) определяют в регистре 8 частного накопитсяй. g раздва очередных разряда частного С и С,4 рядов частного.

При этом все сумматоры в случае (2) Результат операции образуется за при положительном остатке К Овклю- P/2 шагов.

1 чают в режим вычитания, а в.случае (3) и Таким образом, предлагаемое устройпри R < Q — в режим сложения. ство для деления двоичных чисел обладаНа выходах сумматоров 1 — 3 обра- ет быстродействием приблизительно в зуются коды знаков остатков 1 R<,g два раза большим, чем устройство-прото1 и g, соответственно. Инверсия знаково- тип.

1008733

Составитель А. Клюев

Техред Т. фанта Корректор М. Шароши

Редактор А. Огар

Заказ 2339/59 Tapim 704, Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент, r. Ужгород, ул. Проектная, 4