Устройство для синхронизации

 

1. УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ , содержащее задающий гейератор, n элементов задержки (где n - число каналов), n блоков выработки синхросигналов , причем выход задающего генератора соединен с входами элементов задержки, управляющие входы блоков выработки синхросигналов соединены с входом запуска устройства, выходы блоков выработки синхросигналов являются выходами устройства, о тличающееся тем, что с целью увеличения функциональных возможностей путем обеспечения переменного периода, в устройство введен дешифратор, n блоков управления длительностью синхросигналов, выходы которых соединены соответственно с-тактовыми входами блоков выработки синхросигналов, выходы дешифратора с первого по L-й (где L -.число импульсов в такте) соединены соответственно с входами с первого по L-ft блоков управления длительностью синхросигналов , (i + 1)-е входыкотоо « рых соединены соответственно с выходами элементов задержки, выходы блоков выработки синхросигналов соедине ны соответственно с входами с

„.Я0„„1012228 А

СОЮЗ СОВЕТСНИХ

И

РЕСПжЛИН

3<511 6 06 Г 1/04 госудм ственный комитет сссР

Il0 ДелАм изОБРетений и oTHPblTHA 1 .„. г !

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Нст юпус

pin 1 (21) 3337380/18-24 (22) 15.09.81 (46) 15.04 ° 83. Бюп. Р 14 . (72) A. П. Запольский, В. Б. Шкляр, A. В. Олейник и Л. В. Пронько (53) 681.3(088.8) (56) 1. Электронная вычислительная машина ЕС-1020. M., "Статистика", 1975, с. 63-67.

2. Серопян С. С. Построение системы синхронизации быстродействующей ЭВМ. -"Вопросы радиоэлектроники", серия 3ВТ, 1979, вып. 9, с. 105110 (прототип). (54)(57) 1. JJCTPOACTBO ДЛЯ СИНХРОНИЗАцИИ, содержащее задающий генератор, и элементов задержки (где n - число каналов), и блоков выработки синхросигналов, причем выход задающего генератора соединен с входами элементов задержки, управляющие входы блоков выработки синхросигналов соединены с входом запуска устройства, выходы блоков выработки синхросигналов являются выходами устройства, о тл и ч а ю щ е е с я тем, что, с целью увеличения функциойальных возможностей путем обеспечения переменного периода, в устройство введен дешифратор, и блоков управления длительностью синхросигналов, выходы которых соединены соответственно с.тактовыми входами блоков выработки синхросигналов, выходы дешифратора .с первого по L-N (где L - число импульсов в такте) соединены соответственно с входами с первого по L-й блоков управления длительностью синхросигналов, (l. + 1)-е входы которых соединены соответственно с выхо- 3 дами элементов задержки, выходы блоков выработки синхросигналов соединены соответственно с входами с ((.ф2). ro по (2L+1)-й блоков управления

:длительностью синхросигналов, вход дешифратора является входом кода микрокоманды,устройствами

10122?8

2.. Устройство по и. 1, о т л ич ающе е ся тем, что блокуправления длительностью синхросигналов содержит L элементов И, два элемента ИЛИ, два триггера, причем выход первого элемента ИЛИ является выходом блока, (L+1)-й вход которого соединен с первыми входами элементов И, с первым входом первого элемента ИЛИ, второй вход которого соединен с прямым выходом первого триггер а, инверсный выход которого соединен с информационным входом второго триггера, прямой выход которого соединен с информационным входом первого триггера, синхровход которого соединен с инверсным выходом второго элемента ИЛИ, прямой выход которого соединен с синхровходом второго триггера, входы второго элемента ИЛИ соединены соответственно с выходами элементов И, вторые входы которых являются входами с (L+2)-го по (2 L+1) -й блока, входы с первого по

L-й которого соединены соответствен-. но с третьими входами элементов И.

3, Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок выработки синхросигналов содержит регистр сдвига, многовходовой элемент И, причем i é разряд (где i = 1, 2, ) регистра сдвига содержит четыре элемента И, два элемента НЕ, два триггера, причем выходы первого и второго элементов И i ãî разряда регистра сдвига соединены соответственно с единичным и нулевым входами . первого триггера 1-ro разряда регистра сдвига, выходы третьего и четвертого элементов И i-го разряда регистра сдвига соединены соответственно с единичным и нулевым входами второго триггера i-го разряда регистра сдвига, выход первого триггера

Изобретение относится к вычислительной технике и предназначено для микропрограммной ЭБМ, имеющей набор микрокоманд с различным циклом выполнения.

В ЭБМ с микропрограммным управлением команда реализуется путем выполнения последовательности микрокоманд, Бремя, необходимое для выполнения одной микрокоманды, называется машинным циклом. Машинный цикл состоит из определенной последовательности управляющих сигналов, для синхронизации которых используется серия синхроимпульсов (СИ), вырабатываемых устройством синхронизации.

15 (i+1)-ro разряда регистра сдвига соединен с первым. входом третьего элемента И (i+1)-го разряда регистра сдвига и является (i+1)-м выходом блока, второй вход третьего элемента H i-ro разряда регистра сдвига соединен с выходом первого элемента

НЕ i ãî разряда регистра сдвига, выход второго элемента НЕ i-го раз- ряда регистра сдвига соединен с первым входом четвертого элемента И

i-го разряда регистра сдвига, прямые выходы вторых триггеров разрядов с первого по (L-1)-й регистра сдвига соединены с первыми входами вторых элементов И соответствующих разрядов регистра сдвига и с первыми входами первых элементов И последующих разрядов регистра сдвига соответственно, прямой выход первого триггера первого разряда..регистра сдвига соединен с вторым входом третьего элемента И первого разряда регистра сдвига, с вторым входом четвертого элемента И

L-го разряда регистра сдвига и является первым выходом блока, инверсные выходы первых триггеров i-x разрядов регистра сдвига соединены соответственно с входами многовходового элемента И, выход которого соединен с первым входом первого элемента И первого разряда регистра сдвига,. прямой выход второго триггера (.-го разряда регистра сдвига соединен с первым входом второго элемента И L-го разряда регистра сдвига, тактовый вход блока соединен с вторыми входами первого и второго элементов И i-ro разряда регистра сдвига, с входами первого и второго элементов НЕ i-ro разряда регистра сдвига, управляющий вход блока соединен с третьим входом первого элемента

И первого разряда регистра сдвига.

ИзвестHO устройство синхронизации, содержащее генератор эталонной частоты, формирователь задающей серии СИ и распределители СИ по логическим блокам, Формирователь задающей серии вырабатывает серию СИ, являющуюся исходной для нескольких рабочих серий СИ. Длительность и период следования СИ в пределах рабочих серий одинаковы для всех серий и определяются задающей серией СИ 11.

Устройство непригодно для синхронизации быстродействующих вычислительных систем, в которых длительность

СИ сравнима с временем распространения сигналов в пределах системы, 1С12228 поскольку в этом случае простое распределение СИ приводит к рассогласованию работы устройств системы из-за различных задержек в распределителях

СИ. Устройство не дает возможности организовать динамическое изменение длительности цикла, что при наличии нескольких типов микрскоманд снижает быстродействие системы, поскольку жестко настроено на цикл самой длинной микрокоманды . 10

Наиболее близким к предлагаемому является устройство синхронизации быстродействующей ЭВМ, которое содержит генератор эталонной частоты, выход которого соединен с входом фор- 15 мирователя задающей серии СИ. Выходы формирователя соединены с входами группы цепей задержки. Выходы цепей задержки, размноженные и настроенные с помощью линий задержек на различные длины связей, разводятся по логическим узлам ЭВМ 2).

Однако данное устройство имеет ограниченные функциональные возможности, так как имеет постоянный машинный цикл и все типы микрокоманд выполняются за время, равное време. ни выполнения самой длительной микрокоманды. При наличии нескольких типов микрокоманд, время выполнения которых различно (самая короткая требует в 2 раза меньше времени, чем длинная), использование одного машинного цикла для всех микрокоманд приводит к значительной потере быстродействия машины.

Цель изобретения — увеличение функциональных возможностей путем обеспечения переменного периода.

Поставленная, цель достигается тем, что в устройство для синхрони- 40 зации, содержащее задающий генератор, п элементов задержки (где и — число каналов), и блоков выработки синхросигналов, причем выход задающего генератора соединен с входами эле- 45 ментов задержки,-управляющие входы блоков выработки синхросигналов соединены с входом запуска устройства, выходы блоков выработки синхросигна.— лов являются выходами устройства, введен дешифратор, и блоков управления длительностью синхросигналов, выходы которых соединены соответственно с тактовыми входами блоков выработки синхросигналов,.выходы дешифратора с первого по L-й (где Lчисло импульсов в такте) соединены соответственно с входами с первого по L-й блоков управления длительностью синхросигналов, (L+1)-е входы которых соединены соответственно с 60 выходами элементов задержки, выходы блоков выработки синхросигналов соединены соответственно с входами с (L+2)-го по (2L+1)-й блоков управления длительностью синхросигналов65 вход дешифратора является входом кода микрокоманды устройства.

Блок управления длительностью. син» хросигналов содержит L элементов И, два элемента ИЛИ, два триггера, причем выход первого элемента ИЛИ является выходом блока, (1.+1)-й вход которого соединен с первыми входами элементов И, с первым входом первого элемента ИЛИ, второй вход которого соединен с пряьым выходом первого триггера, инверсный выход которого соединен с информационным входом в.орого триггера, прямой выход которого соединен с информационным входом первого триггера, синхровход которого соединен с инверсным выходом второго элемента ИЛИ, прямой выход которого соединен с синхровходом второго триггера, входы второго элемента ИЛИ соединены соответственно с выходами элементов И, вторые входы которых являются входами с (L+2)-го по (2L+1) — é блока, входы с первого по L-й которого соединены соответственно с третьими входами элементов И.

Блок выработки синхросигналов содержит регистр сдвига, многовходовой элемент И, причем i-й разряд (где

1, 2, ..., L) регистра сдвига содержит четыре элемента И, два элемента НЕ, два триггера, причем выходы первого и второго элементов И

i-го разряда регистра сдвига соединены соответственно с единичным и нулевым входами гервого триггера i-го . разряда регистра сдвига, выходы третьего и четвертого элементов И

i-ro разряда регистра сдвига соединены соответственно с единичным и нулевым входами второго триггера

i-го разряда регистра сдвига, выход первого триггера (i+1)-го разряда регистра сдвига соединен с первым входом третьего элемента И (i+1)-го разряда регистра сдвига и является (i+1)-м выходом блока, второй вход третьего элемента И 1-го разряда регистра сдвига соединен с выходом первого элемента HE i-го разряда регистра сдвига, выход второго элемента НЕ i-ro разряда регистра сдвиra соединен с первым входом четвертого элемента И i-ro разряда регистра сдвига, прямые выходы вторых триггеров разрядов с первого по (L-1)-й регистра сдвига соединены с первыми входами вторых элементов И соответствующих разрядов регистра сдвига и с первыми входами первых элементов

И последующих разрядов регистра сдвига соответственно, прямой выход первого триггера первого разряда регистра сдвига соединен с вторым входом третьего элемента И первого разряда регистра сдвига, с вторым входом четвертого элемента И L-го разряда регистра сдвига и является первым

1012228 выходом блока, инверсные выходы первых триггеров i-х разрядов регистра сдвига соединены соответственно .с входами многовходового элемента И, выход которого соединен с .первым входом первого элемента H первого 5 разряда регистра сдвига, прямой выход второго триггера L-ro разряда регистра сдвига соединен с первым входом второго элемента И L-ro разряда регистра сдвига, тактовый вход 1О блока соединен с вторыми входами первого и второго элементов И i-го разряда регистра сдвига, с,входами. первого и второго элементов ЙЕ i-го разряда регистра сдвига, управляющий 15 вход блока соединен с третьим входом первого элемента И первого разряда регистра сдвига.

На фиг. 1 изображена блок-схема устройства; на фиг. 2 - блок Управления длительностью синхросигналов, на фиг. 3 — блок выработки синхросигналов; на фиг. 4 - пример временной диаграммы работы блока выработки синхросигналов при отсутствии сиг. налов на выходах дешифратора длительности цикла L 3 (т.е. без динамического изменения длительности цикла); на,фиг. 5 — пример временной диаграммы работы устройства с динамическим изменением длительности цикла при L 3 °

Устройство содержит задающий генератор 1, дешифратор.2, элементы 3 задержки, блоки 4 управления длительностью синхросигналов, блоки

5 выработки синхросигналов, вход 6 запуска устройства, вход 7 кода микрокоманды устройства, выходы 8 устройства.

Блок 4 управления длительностью .4О синхросигналов содержит элементы И 9, элемент HJIH 10, триггер 11, триггер . 12, элемент ИЛИ 13.

Блок 5 выработки. синхросигналов содержит триггеры 14, элементы И 15, 4 триггеры 16, элементы И 17, элементы

И 18, элементы НЕ 19 и 20., Задающий генератор 1 предназначен для формирования непрерывной последовательности импульсов постоянной длительности и постоянной частоты, необходимой для Формирования сйнхросерий. Постоянная частота поступает на входы элементов 3 задержки. Элементы задержки служат для временного выравнивания одноименных выходных сигналов блоков 5 выработки синхросигналов.

Дешифратор 2 предназначен для дешифрации кода. микрокоманды, формирования управляющих сигналов удвоения соответствующих синхросигналов на выходах 8 устройства.

Блоки 4 управления длительностьюсинхросигналов предназначены для изменения в нужными мент времени 65 форги всех последовательностей импульсов, поступающих с элементов 3 задержки таким образом, чтобы получить на всех выходах блока 4 форму последовательностей импульсов, обеспечивающую формирование на выходах устройства удвоенной длительности согласно входным управляющим сигналам, поступающим в блоки 4 из дешифратора 2.

Нужные моменты времени в машинном цикле определяются сигналами с выходов блоков 5, поступающими в блоки 4.

Блоки 5 выработки синхросигналов предназначены для выработки синхросигналов, определяющих временную диаграмму машинного цикла, его длительность и используемых в вычислительной машине для синхронизации логических узлов.

Удвоение длительности синхроимпульсов с помощью блоков 4 управления длительностью синхросигналов реализуется следующим образом (Фиг. 2), В цикле микрокоманды с удвоением длительности синхросигналов на выходе дешифратора 2 появляется сигнал, поступающий на входы блоков 4, Как только в блоке 5 начинает вырабатываться синхросигнал, на соответствующих входах блоков 4 появляется сигнал и по наличию сигнала (положительному полупериоду непрерывной последовательности импульсов с выходов элементов 3 задержки) на входах элементов И 9 блоков управления длительностью синхроимпульсов появляется сигнал на выходе элемента И 9, который,.пройдя через элемент ИЛИ 10, подается на синхровход триггера 11, который устанавливается по наличию сигнала на инверсном выходе триггера 12 (в исходном состоянии триггеры сброшены). При отсутствии сигнала (отрицательному полупериоду непрерывной последовательности импульсов с выходов элементов 3 задержки) на входах элементов И 9 блоков 4 появляется сигнал на инверсном выходе элемента ИЛИ 10, поступающий на синхровход триггера 12,и единичное состояние триггера 11 переписывается в триггер 12. Сигнал с прямого выхода триггера 12 подается на первый вход элемента ИЛИ 13 и обеспечивает наличие сигнала на выходе блоков 4 во время отсутствия сигнала на втором входе элемента ИЛИ 13. В результате, во время выработки синхроимпульсов Форма последовательностей импульсов, поступающих на входы бло- ков 4, преобразуется, а именно на выходах блоков 4 получаются последовательности с удлинением положительного полупериода на величину периода эталонной последовательности импульсов, что, в свою очередь, приводит

1012228 к формированию синхросигналов удвоенной длительности. Аналогично удваивается длительность любого другого синхроимпульса в цикле.

Блок 5 выработки синхросигналов представляет собой регистр сдвига, число разрядов которого равно числу импульсов в серии. Регистр работает только в режиме сдвига и занесением информации в младший разряд (триггер 141) управляют элементы 18 и 15, Триггеры 14 -14 представляют собой ряд основных триггеров сдвигающего регистра, а триггеры 16„-16 — ряд вспомогательных триггеров сдвигающего регистра.

На синхровход сдвигающего регистра (вторые входы элементов Н 15„-15, 171-172 ) подается непрерывная йоследовательность импульсов с выхода одного из соответствующих блоков 4, сдвигающий регистр постоянно сдвигает находящуюся в регистре информацию. установка некоторого триггера 14 означает занесение единицы в данный разряд сдвигающего регистра и выработку соответствующего импульса серии. При отсутствии источника запуска занесение единицы в младший раз,ряд запрещено и в блоке 5 постоянно сдвигается нулевая информация, т.е. импульсы серии не вырабатываются.

При поступлении сигнала 6 от источнйка запуска, как показано на фиг. 4 (во избежание искажения длительности первого импульса синхросерии он должен поступать во время неактивного полупериода сигнала 4;, поступающего на синхровход сдвигающего регистра) и наличии сигнала.4; (активного полулериода) по сигналу с выхода элемента 15 устанавливает1 ся триггер 14, т.е. вырабатывается

1 первый синхроимпульс:серии 8„.

Выход элемента 151 становится.в этот момент активным, поскольку все разряды регистра сдвига нулевые и выход элемента 18 активен. После установки триггера 141 выход элемен- та 18 становится неактивным и запрещает его установку до тех пор, пока все триггеры 14 -14 не станут

1 вновь нулевыми. Далее йри отсутствии сигнала 4. (следующему неактивному полупериоду) устанавливается вспомо1 гательный триггер 16., поскольку навыходе элемента 17„- появляется сигнал (триггер 14„установлен и инвертирование сигнала 4; на втором входе элемента 17 также дает активный

1 сигнал) .

По второму (с момента поступления активному полупериоду сигнала 4; устанавливается триггер 14 и сбрасывается триггер 141, т.е. кончается первый синхроимйульс серии 8„ и на чинается второй 82. Аналогичйо производится дальнейший сдвиг единицы и последовательная выработка синхроимпульсов серии. После сброса последнего триггера 14 при наличии сигнала запуска 6 вновь устанавливается триггер 14„ и начинается новая се5 рия синхроймпульсов. Серии синхроимпульсов следуют непрерывно и пос- . тоянно до тех пор, пока не снимается сигнал запуска 6, после чего сдвигающий регистр завершает сдвиг записанной в начале цикла единицы по всем разрядам и устанавливает тем саввам триггеры 141-14 в исходное нулевое состояние. Прй отсутствии сигнала 6 (фиг. 4) занесение единицы в младший разряд регистра запрещено, и серии тактовых синхроимпульсов не вырабатываются.

Последовательность сброса-установки триггеров блока 5 показана на временной диаграмме (фиг. 4).

Устройство работает следующим образом.

РазрядЫ Полей микрокоманды, являющиеся источником кода микрокоманды и определяющие длительность ее цикла, поступают на вход дешифратора 2, который формирует набор управляющих сигналов, поступающих на входы блоков 4.

При наличии сигнала, напримеР в блоках 4„-4 во время появления сигнала 8 на выходе устройства происходит удлинение на период импульса

3 из непрерывной последовательности импульсов, поступающей в блоки 41-4й элементов 3„-3 задержки. В резуль35 тате, под управлением измененной непрерывной последовательности импульсов, поступающей с выходов блоков 4. -4N на входы блоков 51-5I4 удваивается длительность формйруемого

4() выходного сигнала 8 устройства.

Аналогично удваиваются другие синхросигналы при наличии соответствующего управляющего сигнала на выходах дешифратор а 2 .

На временной диаграмме (фиг. 5) показан пример работы устройства с динамическим изменением длительности цикла (при 1. 3). Цикл 1 - самый короткий машинный цикл, в котором на всех управляющих выходах (21, 2

2 ) дешифратора 2 отсутствует сигнал;

Цикл 2 — самый длинный машинный цикл, в котором на всех управляющих выходах (21, 22, 23) дешифратора 2 при- сутствует сигнал. Цикл 3 - один из вариантов удлинения самого короткого машинного цикла, в котором сигнал присутствует на одном из управляющих выходов дешифратора 2.

) Технико-экономическая эффектив60 ность изобретения заключается в том, что оно позволяет наиболее полно исполвзовать функциональные в озможности оборудования и увеличить быстродействие электронно-вычислитель65 ной машины, 1012228

1012228

b . (Сир) Р (Сит)Ц (Ce) 83 (М) Çf (4) 12

П (each) 81 (Br) 8z (cut) 85

Составитель Н. Торопова

Редактор Л. Алексеенко Техред С.Мигунова Корректор М. Демчик

Подписное

Заказ 2765/59 Тираж 704 .

BHHHPH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раутаская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4