Матричный накопитель

 

МАТРИЧНЫЙ НАКОПИТЕЛЬ, содержащий матрицу элементов памяти, каждый из которых содержит адресный и запоминающий МНОП-транзисторы,. причем затворы адресных транзисто1ров соединены с соответствующими адресными шинами, истоки соединены со стоками зсшоминающих транзисторов , .отличающийся тем, что, с целью поньоления надежности накопителя, в нем истоки запоминающих транзисторов в каждой строке матрицы попарно объединены и соединены с соответствующей коммутирующей шиной, затворы зг поминающих транзисторов каждого столба матрицы соединены с соответствующей управляющей шиной,., стоки адресных транзисторов смежных столбцов матрицы объединены и соединены с соответст вующей разрядной шиной. 01 4: 4 О

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

9ЦР 6 11 С 17/00

ОПИСАНИЕ ИЭОБРЕТЕНИ

Н АВТОРСЙОМУ СЗИДЕТЮЪСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТЮ (21) 3323700/18-24 (22) 28.07.81 (46) 30.04.83. Бюл. М 16 (72) В.И. Невядомский, В.П. Чекалкин, Т.Г. Гусева и С.Н. Исаева (53) 681.327.06 (088.8) (56) 1. Патент CUR 9. 4090257, кл.. 307-25, опублик. 1978.

2. "IEEE of SoIid- State circuits",1980, v.sI-15, И 3, р. 346 (прото тип).. (54)(57) ИАТРИЧНКИ НАКОПИТЕЛЬ, содержащий матрицу элементов памяти, каждый из которых содержит адресный и запоминающий ИНОП-транзисторы,. причем затворы адресных транзисто,SU.„! 01544, А

jpoa соединены с соответствующими адресными шинами, истоки соединены со стоками запоминающих транзисто- . ров,, отличающийся тем, что, с целью повышения надежности накопителя, в нем истоки запоминаю-щих транзисторов в каждой строке матрицы попарно объединены и соединены с соответствующей коммутирующей шиной, затворы запоминающих транзисторов каждого столба матрицы соединены с соответствующей управляющей шиной, стоки адресных тран:зисторов смежных столбцов матрицы объединены и соединены с соответст вующей разрядной шиной.

1015440

Изобретение относится к электронной и вычислительной технике и предназначено для использования s интегральных полупостоянных запоминающих устройствах (ЗУ) в качестве изолированного накопителя запоминающих элементов.

Известны накопители, матрицы которых содержат запоминающие МНОПтранзисторы с электрически изменяемым пороговым напряжением, позволяющие записывать, считывать информацию и сохранять ее при отключенНОМ IIHTGHHH °

Известен также накопитель, содержащий и строк H m столбцов, образо- 15 ванных запоминающими ячейками, каждая из которых содержит двухэатворный МНОП-транзистор, адресный зат.вор которого подключен к шине выбоРки столбца, объединяющей адресные затворы всех ячеек столбца.

Программирующий затвор расположен над запоминающей областью канала

МНОП-транзистора и подключен к шине управления, объединяющей программирующие затворы всех ячеек строки.

Истоковые электроды каждых двух смежных транзисторов строки соединены между собой и подключены к соответствующей шине считывания, которая объединяет все истоковые электроды транзисторов в двух смежных ,столбцах. Стоковые..электроды этих. транзисторов соединены последовательно в строке со стоковыми электродами транзисторов других смежным столбцов и подключены к соответствующей разрядной шине, объединяющей все стоковые электроды транзисторов в двух смежных столбцах g1 )..

Недостатком данного накопителя 40 является увеличение сопротивления в истоке запоминающего МНОП-транзистора, выполненного в виде диффузионной шйны считывания, в результате чего снижается быстродействие

МНОП ППЗУ на основе данного накопителя.

Наиболее блнзок к предлагаемому по технической сущности накопитель, который содержит п строк и m столбцов, образованных запоминающими ячейками, каждая иэ которых содержит адресный и запоминающий МНОПтранзисторы, причем затвор адресного транзистора подключен к соответствующей адресной шине выборки, исток последовательно соединен со стоком запоминающего МНОП-транзистора, затвор которого подключен к шине управления. В каждой строке адресная шина. выборки объединяет затворы адресных транзисторов, шина управления - затворы запоминающих транзисторов. В каждом столбце отдельная разрядная шина объединяе стоковые электроды адресных транэисторов, а отдельная коммутирующая шина — истоковые электроды запоминающих транзисторов (2 ).

Недостатком известного накопителя является увеличение числа.коммутирующих шин и соответственно количества контактов в каждой запоминающей ячейке, вследствие чего уменьшается надежность и плотность компановки схемы.

Цеяь изобретения — повышение надежности накопителя.

Поставленная цель достигается тем, что в матричном накопителе, содержащем матрицу элементов памяти, каждый из которых содержит адресный и запоминающий МНОП-транзисторы, причем затворы адресных транзисторов соединены с соответствующими адресными шинами, истоки соединены со стоками запоминающих транзисторов, истоки запоминающих транзисторов в каждой строке матрицы попарно объединены и соединены с соответствующей коммутирующей шиной, затворы запоминающих транзисторов Каждого столбца Матрицы соединены с.соответствующей управляющей шиной, стоки адресных транзисторов смежных столбцов матрицы объединены и соединены с соответствующей реэрядной шиной.

На чертеже представлен матричный накопитель.

Матричный накопнтель содержит

Матрицу элементов памяти, каждый из Которых содержит адресный 1 и запоминающий 2 МНОП-транзисторы, причем затворы адресных транзисторов соединены с соответствующими адресными шинами 3, истоки соединены со стоками запоминающих транзисторов 2,.истоки запоминающих транзисторов 2 в каждой строке матрицы попарно объединены и соединены с соответствующей коммутирующей шиной 4, затворы запоминающих транзисторов каждого столбца матрицы соединены с соответствующей управляющей шиной 5, стоки адресных транзисторов смежных столбцов матрицы объединены и соединены с соответствующей разрядной шиной б. На чертеже показан также вывод 7 подложки.

Данный накопитель работает в четырех режимах: запись информации, общее стирание, избирательное стирание и считывание информации.

В режиме записи выборка столбца осуществляется шинами 5 уйравления, все адресные 3 и разрядные 6 шины заземлены. На выбранную шину управления подается напряжение программирования V, равное 25 В, а выбранная коммутирующая шина эаземляется, В затворном диэлектрике выбранного запоминающего МНОП-транзисто1015440

Составитель Г. Бородин

Редактор Л. Пчелинская ТехредЖ. КастелевичКорректор Л Бокшан

Эаказ 3224/49 Тираж 594 " Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 ра 2 под действием напряжения программирования Ч p = 25 В накапливаРР ется отрицательный заряд;;сдвигающий его пороговое напряжение в состояние "1", т.е. Ц,, >iб B.

В невыбранных запоминающих ячейках столбцов, смежных с выбранным, запись "1" исключается заземлением соответствующих шин управления.

В невыбраннвх ячейках возбужденного столбца запись "1" запрещена 10 напряжением запрета записи Ч; = 15 Ь, поступающим в каналы МНОП-транзисторов по невыбранным коммутирующим шинам. Таким образом, напряжение запрета экранирует в затворном ди- )5 злектрике МНОП-транзистора 2 программирующее напряжение Ч = 25 В, поданное на шину 5 управления и обеспечивает сохранение ранее записанной информации.

В режиме общего стирания шины управления заэемляются, коммутирующие и разрядные шины подключаются к высокоомному сопротивлению, а на изо- .. лированную подложку накопителя подается напряжение стирания Чрр =

25 В, что обеспечивает уменьшение отрицательного заряда в затворном диэлектрике всех запоминающих транзисторов до состояния."0", т.е.

В режиме избирательного стирания все адресные шины и выбранная шина управления заэемляются, коммутирующие и разрядные шины подключаются к высокоомному сопротивлению. 35

Одновременно на изолированнуЮ подложку накопителя подается напряжение стирания, Ч = 25 В. Пс невыбранным шинам управления на затворы соответствующих запоминающих 4Q

МНОП-транзисторов поступает напряжение програмчирования Vpp 25,0 В.

Подача напряжения Ы "- на затворы не ,выбранных МНОП-транзйсторов предотвращает стирание информации в невыбранных.столбцах. Таким образом, режим обеспечивает стирание информациИ только в ячейках выбранного столбца, затворы запоминающих транзисто ров которого заземлены.

В режиме считывания на выбранную

|шину управления подается напряжение считывания .V, которое .выбирается из условия и

Б Ч (.0

На выбранную адресную шину посту- пает отпирающее напряжение "1"> а все разрядные и невыбранные .адресные шины заземпяются. Выбранная коммутирующая шина заряжена до напряжения "1". Если выбранный запоминаю" щий МНОП-транзистор находится в сос-, тоянии низкого порогового напряжения, то прн поступлении на его затвор напряжения считывания VRE, происходит разряд емкости выбранной коммутирующей шины через открытые адресный и запоминающий .МНОП-транзисторы до напряжения "0". Если выбранный запоминающий МНОП-транзистор находится в состоянии высокого порогового напряжения, то напряжение считывания недостаточно для его отпирания и происходит заряд емкости выбранной коммутирующей шины до напряжения "1".

Изменение потенциала на емкости выбранной коммутирующей шины передается на вход усилителя считывания как выходная информация иэ ячейки;

Применение ППЗУ с таким накопителем в бдоках программируемой памяти увеличивает надежность и улучшает быстродействие всего устройства в целоМ.