Устройство для умножения
УСТЮЙСТВО ДЛЯ УМНОЖЕНИЯ, содержаыее регистр множимого, регистр) МИожителй, регистр результата, суммаг торвычитатель операндов и счетчик/ причем входная ишна данных соответственно соединена с входами регистра множимого и регистра множители, а - разрядные выходы сумматора-вычитателя собтветстйенно соединены с разрядными входаМи регистра результата, о т л и ч а ю щ ее с я Гем) что, с целью упрощения, в него введены дЬухрйзрядный сумматор-вЫчитатель зйакоб мультиплексоры ПервогЬ н второгоohe рандон , первый и второй диииФраторы, коммутатор и регистр управления,причем вход синхронизации устройства соединен с тактовыми входами регистра ; управления и счётчика, { li.l-fi/2)-pa3рядные выходы счетчика соединены с COOT вет ст вующими и нформацион ными входами первого дешифратора выход Дешифрации нулевого и Н/2-ГО состояния счетчика соответственно соединен с первыми вторим управлякидико входами второго дешифратора, а йыход даиифрйции nepBoIo состояния счетчика соединен с управляющим входом мультиплексора перво операнда, информационные входы второго донифратора соответственно соединены с выходами Tpeji младших разрядов регистра множителя, входы двух старших разрядов которого соответственно соединены С выходами двух мпадших разрядов сумматора-вычи;тателя операндов, выходы остальных разрядов cyNMaTopa-шдчитателя операн:дов дополнительно соединены с раз;рЯдными входами регистра результата со сдвигом вправо на два разряда, дйа старваих входных разряда регистре результата соединены Соответственно ,. с разрядными выходами сумматора-вычйтатёля знаков, вход ст.аршего разряда .которого соединен с выходом старшего разряда регистра Множимого, а вход ;млад1:аего разряда - с выходом старшего разряда регистра результата,вход переноса сумматора-вычитателя знаков соединен с выходом переполнения сумi Матора-вйчитателя операндов, информа;ционные входы которого соединены соГответствейно с выходами мультиплек ,соров первого и второго операндов, Гпервая группа входов мультиплексора .первого операнда соединена сортветст; венно с paзpядны вt выходами регнс -ра результата, вторая группа .мультиплексора первого операнда соединена с шиной нулевого потенциала, первая группа входов мультиплексора N N3 У1 второго.операнда соединена соответственно с разрядными выходами регистра множимого, вторая группа-входов мульi типлексор Звторогр операнда соадинена с разрядными выходами регистра множимого со сдвигом влево,на один : разряд, а управлякяций вход соединен I первым выходом регистра управления, : второй и третий выходы которого соединены соответственно с управляющими входами сумматора-вычитателя операндов и сумматора-вычитателя знаков, четвертый выход регистра управления ;соединен с управляющим Ьходом комму татОра , информационный вход которого соединенс выходом второго дешифратора / а выход коммутатора соединен с .информационным входом регистра управления .
(19) (И1.
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУЬЛИН
3(5п G 06 F 7/52
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ГЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ(4Й (21) 3316784/18-.24 (22) 10. 07. 81 (46} 15.04.83. Нюл. М 14 (72) Н.И.Новиков, 5.Г.Нестеренко и .В.Н.Супрун (53) 681. 325 (088. 8) . (56) 1. Авторское свидетельство СССР
11 482741,,кл. G 06 -F 7/52, 1973.
2. Авторское свиу(етельство СССР
Р 555401, кл G 06 F 7/52, 1975.
3. АвторакОе свидетельствО СССР
Р 651341, кл. 0 06 Р.7/52, 1976, (прототип). (54)(57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержашее регистр множимого, регистр
Множителя, регистр результата, сумма-. торвычитатель операндов и счетчик, причем входная шина данных соответственно соединена с входамн регистра множимого и регистра множителя, а раз,рядные выходы сумматора-вычитателя соответственно соединены с разрядными входами регистра результата, о тл и ч а ю ш е е с я тем, что, с целью упройения, в него введены двух.разрядный сумматор-вычитатель энаков1 мультиплексоры первогд и второго one рандов, первый и второй дешифраторы, коммутатбр и регистр управления,при чем вход сйнхронизации устройства cei-единен с тактовыми входами регистра: управления и счетчика,(1, -н/2)-раз-. рядные выходы счетчика соединены с соответствуюшими информациднными входами первого дешифратора, выход дешифрации нулевого и H/2-ro состоянйя счетчика соответственно соединен с первым. и вторым управляишими входами второго дешифратора, а выход дешифра" ции первого состояния счетчика соединен с управлявшим входом мультиплексора первоА операнда, информацион-: ные входы второго дешифратора соот- . ветственйо соединены с выходами трех младших разрядов регистра множителя, входы двух старших разрядов rcoxoporo соответственно соединены с выходами двух младших разрядов сумматора-вычитателя опе)рандов, выходы остальных разрядов сумматора-вычитателя операндов дополнительно соединены с разрядными входами регистра результата со сдвигом вправо на два разряда, два старших входных разряда регистра результата соединены доответственно с разрядными выходами сумматора-вычитателя знаков, вход старшего разряда.которого соединен с выходом старшего разряда регистра Множимого, а вход .:младшего разряда - c выходом старше.го разряда регистра результата, вход переноса сумматора-вычитателя знаков соединен с выходом переполнения сум-: Я
:матора-вь1читателя операндов, информа.ционные входы которого соединены соответственно с выходами мультиплек;соров первого и второго операндов, первая группа входов мультиплексора
;первого операнда соединена соответст. Ф венно с разрядными выходами perm ра результата, вторая rpynna входов . мультиплексора первого операнда сое- динена с шиной нулевого потенциала, первая группа входов мультиплексора второго. операнда соединена соответственно с разрядными выходами регистра множимого, вторая группа"входов муль:типлексора второго операнда соединена с разрядными выходами регистра множимого со сдвигом влево на один разряд, а управляющий вход соединен, первым выходом регистра управления, второй и третий выходы которого сое: динены соответственно с управляющими входами сумматора-вычитателя операн дов и сумматора-вычитателя знаков, четвертый выход регистра управления соединен с управляю@им входом коммутатора, информационный вход которого соединен с выходом второго дешифратора„ а выход коммутатора соединен с ,информационным входом регистра уп:равления. 1012245
Изобретение относится к области вычислительной техники и может быть использовано в арифметйческих устройствах.
Известно устройство для умножения, содержащее регистры множимого и множителя, схему анализа разрядов, гене- . ратор импульсов, параллельный сумматор, счетчик дешифратор, управляющие триггеры, элементы И, элемент задержки (13. 30 Недостатком известного устройства являются большие затраты оборудования для анализа количества единиц и нулей в множителе, на организацию сдвигов множимого и реализацию сумматора уд- 15 военной разрядности.
Известно устройство для умножения, содержащее регистры множимого и множителя, комбинационный суьеаатор, регистр поразрядных сумм, регистр пере-;р носа, триггер, дешифратор и группу элементов И Р 2 J.
Недостатком известного устройства являются значительные затраты оборудования на реализацию регистра переносоэ, регистра поразрядных сумм и группы элементов И.
Наиболее близким к предложфниому по технической сущности является устройство для умножения, содержащее регистр множимого, регистр множителя, регистр результата, сумматор-вычнтатель операндов и счетчик, причем входная шина данных соответственно соединена с входами регистра миожимого и регистра множителя, а разрядные выходы-сумматора-вычнтателя соответственно соединены с разрядными входами регистра результата (3 ).
Недостатком известного устройства являются значительные затраты обору- 40 дования.
Цель изобретения — упрощение устройства. поставленная цель достигается тем, что в устройство, содержащее 45 регистр множимого, регистр множителя, регистр результата, сумматор-вычитатель операндов и счетчик, причем входная шина данных соответственно соединена с входами регистра множимого и регистра множителя, а разрядные выходы сумматора-вычитателя соответственно соединены с разрядными входами регистра результата, введены двухразрядный сумматор-вычитатель знаков, мультиплексоры первого и второго операндов, первый и второй дешифраторы, коммутатор и регистр уггравления, причем вход синхронизация устройства соединен с тактовыми входами регистра управления и счетчика, 60 1...п/2)-разрядные выходы счетчика- соединены с соответствующими информационными входами первого дешифратора, выходы дещифрации нулевого и П/2-го состояния счетчика соответственно со-.65 единены с первым и вторым управляющими входами второго дешифратора, а выход дешифрации первого состояния счетчика соединен с управляющим вхо дом мультиплексора первого операнда, информационные входы второго дешифратора соответственно соединены с sha На фиг.1 представлена функциональная схема устройства для умножения, . на фиг.2 - второй дешифратор, пример . выполнения, на фиг.З вЂ” коммутатор, . пример выполнения, на Фиг.4 - регистр управления, пример выполнения. устройстso содержит сумматор-вычитатель 1 операндов, сумматор-вычита-, тель 2 знакоВ, регистр 3 множимОго регистр 4 мйожиэеля, регистр 5 результата, мультиплексор 6 первого операнда> мультиплексор 7 второго 1012245 операнда, шину 8 данных устройсх:ва, счетчик 9, первый дешифратор 10,вто-рой дешифратор 11, коммутатор 12, регистр 13 управления, вход 14 синхронизации устройства и шину 15 нулевого потенциала, причем выход сумматора-вычитателя 1 операндов соединен с входом разряд в разряд и, дополнительно, со сдвигом вправо на два раз:.ряда регистра 5 результата, причем выходы двух младших разрядов суммато- 1О ра-вычитателя 1 операндов соединены с дополнительными входами двух старших разрядов регистра 4 множителя, а дополнительные входы двух старших разрядов. регистра 5 результата соедине- 15 ны с выходом двухразрядного сумматора-вычитателя 2 знаков, информационные входы каждого разряда которого подключены к выходам знаковых разрядов регистра 3 множимого и регистра- ;@ 5 результата, а вход переноса соединен с выходом переполнения сумматоравычитателя 1 операндов. Первый информационный вход сумматора-вычитателя 1 операндов подключен к выходу муль- 25 типлексора б первого операнда, первый информационный вход которого соединен с выходом регистра 5 результата, второй информационный вход мультиплексо ра б первого операнда подключен к шине 15 нулевого потенциала устройства, а управляющий вход мультиплек ора б первого операнда соединен с третьим выходом первого дешифратора 10. Второй информационный вход сумматора-вычитателя 1 операндов подключен к выходу мультиплексора 7 второго операнда, первый информационный вход которого соединен с соответственно с BHходом регистра 3 множимого, второй информационный вход мультиплексора 7 40 второго операнда подключен. к выходу. регистра 3 множимого с сдвигом влево на.один разряд, а управляющий вход мультиплексора 7 второго операнда соединен с первым выходом регистра 13 управления, второй и третий выходы которого подключены к управляющим входам сумматора-вычитателя 1 операндов и сумматора-вычитателя 2 знаков. Шина " данных устРойства сое-50 динена с входами регистра 3 множимого .и регистра 4 множителя, выходы трех младших разрядов которого подключены к информационному входу второго дешифратора 11, выход которого сое- . динен с информационным входом комму. татора 12, управляющий вход коммутатора 12 подключен. к четвертому выходу регистра 13 управления, информационный вход которого соединен с выходом коммутатора 12, а тактовый вход регистра 13 управления подключен к входу 14 синхронизации устройства я.к тактовому входу счетчика 9, (1-2) разрядные выходы которого соединены с соответствующими информационными 65 входами первого дешифратора 10, а первый и второй выходы первого дешифратора 10 соответственно соединены с первым и вторым управляющими входами второго дешифратора 11. Второй дешифратор 11 содержит два элемента HE 16 и 17, элементы И 18-24L и элементы ИЛИ 25-28. Первый информационный вход второго дешифратора 11 (п-й разряд множителя ) соединен с вторым входом элемента И 21, первый вход которого соединен с вторым управляющим входом второго дешифратора 11 и с первым входом элемента ИЛИ 28, второй вход которого подключен к пер. вому управляющему входу второго дешифратора 11, ко второму входу элемента И 19 и к первому входу элемента И 24. Второй информационный вход второго дешифратора 11 (n -1)-й разряд множи теля ) соединен с вторым входами элементов И 23 и 24, с третьим входом элемента И 20 и через элемент НЕ 17 подключен к первым входам элементов И 19 и 22 и к третьему входу элемента И 18 Третий информационный вход второго дешифратора 11 п-2)-й разряд множителя ) соединен с вторым входом элемента И 22, с третьим входом элемента И 23 и через элемент НЕ 16 подключен к вторым входам элементов И 19 и 20, первые входы которых соединены с выходом элемента ИЛИ 28, с третьим входом элемента И 22 и с первым входом элемента И 23. Выходы элементов И 18 и 19 через элемент ИЛИ 25 соединены с первым выходом второго дешифратора 11 (шина "00" 1 выход элемен а И 20 соединен с вторым выхо дом второго дешифратора 11 (шина "01" ), выходы элементов И 21 и 22 через элемент ИЛИ 26 соединены с третьим выходом второго дешифратора 11 (шина "10"), выходы элементов И 23 и 24 через элемент ИЛИ 27".соедине. ны с четвертым выходом второго дешифратора 11 (шина "11"). Коммутатор 12 содержит элемен-.. ты И 29-35, элементы ИЛИ 36-38 и элемент HE 39. Первый информационный вход (шина "00") коммутатора 12 ссединен с вторым входом элемента И 30, первый вход которого соединен с первыми входами элементов И 32, 34 и 35 и с управляющим входом, который через элемент НЕ 39 подключен .к первым входам элементов И 29, 31, 33. Вто., Рой информационный вход (шина "01") -коммутатора 12 соединен с вторыми входами элементов И 29 и 32, третий информационный вход (шина "10") ком- мутатора 12 соединен с вторым входамИ элементов И 31 и 34, а четвертый ин-, формационный вход (шина "11") соединен с вторыми входами элементов И 33, и 35 ° 1012245 Выходы элементов И 29 и 30 через элемент ИЛИ Зб подключены к первому выходу коммутатора 12 (шина "01" ), выходы элементов И 31 и 32 через элемент ИЛИ 37 соединен с вторым выходом коммутатора 12 (шина "10" ), выходы элементов И 33 и 34 через элемент ИЛИ 38 подключены к третьему выходу коммутатора 12 (шина "11" ), а выход элемента И 35 подключен к четвертому вы" ходу коммутатора 12 (шина "Перенос" ). 10 Регистр 13 управления содержит триггеры 40-,43 и элементы ИЛИ 44 и 45. Тактовый вход регистра 13 управления соединен с тактовыми входами триггеров 40-43, информационные вхо- 15 ды которых соединены с информационными входами регистра 13 управления следующим образом: вход триггера 40 соединен с вторым вхОдом (шина "10") 1 KoTopblA совместно с первым входом 20 (,шина "01") через элемент ИЛИ 45 сое-, динен с входом триггера 41. Третий вход шина "11") подключен к входу триггера 42, а четвертый вход (шина "Перенос" ) соединен с входом тригге- 25 ра 43. Выходы триггеров 40 .41 и 42 соединены с первым, вторым и третьим выходами регистра 13 управления соот- ветственно, кроме того, выход трнггера 42 совместно с выходом триггера 43 через элемент HJIH 44 соединен с четвертым выходом регистра 13 управления. устройство для умноженйя работает следующим образом. Перед началом операции множимое и множитель поступают с шины 8 данных устройства на регистр 3 множимого и регистр 4 множителя. В исходном положении на первом выходе первого дешифратора 10 формиру- 40 ется сигнал нулевого состояния счетчика 9 циклов, по которому второй де шифратор 11 расшифровывает значение и-го разряда регистра 4 множителя. В исходном положении регистр 13 45 управления находится в нулевом состоянии. В начале первого цикла на вход 14 синхронизации поступает сигнал, по которому счетчик 9 циклов переходит из нулевого состояния в 50 состояние "1"., вследствие чего.на первом выходе первого дешифратора 10 сигнал исчезает, а на третьем выходе формируется сигнал первого состояния счетчика 9, поступающий на управляющий вход мультиплексора б первого операнда и обеспечивающий передачу на первый вход сумматора-вычитателя 1 операндов нулевого кода с шины 15 ну-. левого потенциала устройства. По этому же тактовому сигналу ре- 60 гистр 13 управления фиксирует расшиф рованное вторым дешифратором 11 и пропущенное без изменения через коммутатор 12 значение и-го разряда мно жителя ° 65 Для каждого цикла умножения вырабатываются управляющие сигналы, которые хранятся на регистре 13 управления на протяжении всего цикла до прихода очередного сигнала на входе 14 синхронизации. Третий выход регистра 13 управления обеспечивает вычитание множимого из частичного произведения, второй выход регистра 13 управленйя управляет сложением множимого с частичньм произведением на сумматоре-вычитателе 1 операндов, и первый выход регистра 13 управления уиравляет работой мультиплексора .7 второго операнда (при наличии сигнала на этом выходе на второй вход сувенатора-вычита-. теля 1 операндов поступает значение множямого со сдвигом влево на один разряд). Так как в нервом цикле работа сумматора-вычитателя 1 операндов определяется состоянием и-го разряда множителя, то в первом цикле множимое или не участвует в работе сумматора-вычитателя операндов 1, или складывается с первым операндом (в данном случае .с йулями) со сдвигом . влево на один разряд. В нервом Цикле ВслеДствие отсутствия сигнала на первом и втором выходах первого дещифратора 10 второй дешифратор 11 анализирует (n- 1) и (n2)-е разряды множителя для формирования управляющих сигналов к следующему циклу работы устройства. В конце первого цикла полученное на сумматоре-вычитателе .1 операндов первое частичное произведение поступает на. регистр 5 результата со сдвигом вправо на два разряда, причеи одновременно с этим rro входу 14 синхронизации поступает второй сигнал, продвигающий значение счетчика 9 циклов на единицу и фиксирующий результат анализа (n-1)-го. и (n-2 )-го разрядов множителя на регистре 13 управления, происходит сдвиг множителя на регистре 4 множителя вправо на два разряда, при этом два младших разряда частичного произведения записываются в два старших разряда регистра 4 множителя, а выход двухраэрядного сумматора-вйчитателя 2 знаков поступает на входы двух старших разрядов регистра 5 результата. Значение счетчика 9 циклов становится равным 2, сигнал, на третьем выходе первого дешифратора 10 исчезает, мультиплексор 7 второго операнда переключается на пропускание .значения регистра 5 результата на первый вход сумматоравычитателя 1 операндов. Начиная со второго цикла и по и/2-й цикл включительно устройство работает аналогично второму циклу: расшифровка очередной пары разрядов множителя на втором дешифраторе 11 с коррекцией 1012245 результата анализа на коммутаторе 12 и записью скорректированного значе, ния на регистр 13 управления, полуl, чение очередного частичного-произве(дения на суьечаторе-вычнтателе 1 операндов, запись его со сдвигом вправо на два разряда в регистр 5 результата с одновременным сдвигом вправо на два разряда множителя на регистре 4 множителя (в освобождающиеся два старших разряда регистра 5 ре- 10 зультата записывается в это время выход сумматора-вычитателя 2 знаков,а в освобождающиеся два старших разряда регистра 4 множителя записываются два иладаих разряда сумматора- . . 1-5 вычитателя 1 операндов). Во время выполнения n/2-го цикла знаковый разряд множителя (в результате сдвигов вправо на два разряда в 2О каждом цикле множителя на регистре 4; множителя)находится на месте (n-1)-ro разряда. Счетчик 9. циклов к.этому . времени насчитывает число циклов равное n/2 и формирует сигнал на вто-д ром выходе первого дешифратора 10, разрешающий второвЮ дешифратору 11 анализировать значение только (n-1)-го . разряда. Прн поступлении очередного сигнала по входу 14 синхронизации регистр ° 13 управления фиксирует расшифрованное вторым дешифратором 11 и скорректированное коммутатором 12 значение (n-1)-ro разряда множителя (знакового разряда). (n/2+1)-й цикл отличается от предыдущих циклов тем, что полученный результат на выходе сумматора-вычитателя 1 операндов записывается. на регистр 5 результата без сдвига вправо на два разряда и сдвиг вправо на два разряда регистра,4 множителя не осуществляется. Таким образом, полученное произведение (2n-разрядное) распогалается на регистре 5 результата (старшая часть) и на регистре 4 множителя (мпадаая часть). Как показал схемно-технический анализ, предлагаемое устройство для умножения по сравнению с прототипом позволяет сократить оборудование за ,счет исключения регистра переброса, двух буферных регистров, группы элементов И-НЕ и блока управления. 1012245 Жг,2 1012245 10 12245 3 l Щ,4 Составитель В. Гусев Редактор Л.Веселовская Техред И. Гайду Корректор Г. Реиетник Закаэ 2766/60 Тираж 704 . Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и откритий 113035 Москва, Ж-35, Рауиская наб., д .4/5 ° М Филиал ППП "Патент", r.ужгород, ул.Проектная, 4
