Логический элемент на мдп-транзисторах

 

ЛОГИЧЕСКИЙ ЭЛЕМЕНТ НА МДП-ТРАНЗИСТОРАХ, соцержащий посдецоватепьно включенные мевду шиной питания и общей шиной нагрузочный , Ш;1:(,и j |1| --- . I ТГ.Г-.... -1 транзистор, затвор которого поцключен к его истоку и к выхоцной шине, и логический транзистор, параллельно которому подключен управпйюншй транзиотор , причем затвор .логического тран: зистора через проходной транзистор поцключен к входной щине, между затвором логического транзистора и общей шиной включен дополнительный транзистор, а затворы управпйощего и проходного транзисторов подкшочены. к тактовой шине, отличающий ся тем, что, с ценыэ упрощения устройства, затвор дсятолнительного транзистора поцключен к выхоцной шине, f .. .

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3(д) Н 03 К 19/094

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

«(Ъ«

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И QTHPbITMA (21) 3378803/18-21 (22) 07.01 .82 (46) 30.06.83. Бюп. № 24 (72) Г. И. Берпинков и Б. В. Герасимов (53) 621.374 (088.8) (56) 1. Патент США № 3774053, кп. 307-205, 1973.

2. Авторское свицетепьство СССР по заявке №:3312624/18-21, кп. Н 03 К 19/094, 06.07.81. (54) (57) ЛОГИЧЕСКИЙ ЭЛЕМЕНТ НА

МДПТРАНЗИСТОРАХ, соцержащий поспецоватепьно включенные межцу шиной питания и общей шиной нагрузочный

„„SU„„1026315 А транзистор, затвор которого поцключен к его истоку и к выхоцной шине, и логический транзистор, параллельно которому поцключен управляющий транзистор, причем затвор, логического тран. зистора через прохоцной транзистор поцкпючен к вхоцной щине, межцу затвором логического транзистора и общей шиной вкпючен цопопннтельный транзистор, а затворы управляющего и прохоцного транзисторов поцкдючены,к тактовой шине, отличaþùèéсятем, что, с. пенью упрощения устройства, затвор цополнительного транзистора поцкпючен к выхоцной шине.

1О

30

50

1 1

Изобретение относится к вычислительной технике, в частности может найти применение при разработке цифровых интегральных устройств на МДПтранзисторах.

Известно логического. устройство с зашитой от цинамической помехи, соцержащее иагруэочный транзистор, управпяющий транзистор, затвор которого поцключен к первой тактовой шине, логический транзистор, затвор которого подключен.через прохоцной транзистор к вхоцной шине, при этом за ..вор прохоцного транзистора поцключен к первой тактовой шине, и четыре транзистора помехозащиты, причем первый и второй транзисторы образуют цинамический инвертор, вхоц которого поцключен к затвору. логического транзистора, а третий и, четвертый прецставдяют собой цва пос;иецовательно

Включенных разрядных транзистора, сток третьего подключен к затвору погического транзистора,а затвор - к выхоцу динамического инвертора, затвор четвертого транзистора поцключен к второй тактовой шине, а исток - к первой тактовой шйне Г1 g.

Нецостатками известного устройся ва являются:-его спожность и мапая надежность,так как устройство не срабатывает в случае большой помехи, когца напряжение помехи превышает значение порогового напряжения, и в случае действия асинхронной помехи, которая действует в момент времени, когца íà первой и второй тактовых шинах цействует низкий уровень напряжения.

Наиболее бпизким к прецпагаемому является погический элемент на МДПтранзисторах, обпацающий бопьшей на дежностью, соцержащйй поспецоватепьно включенные между шиной питания и общей шиной нагрузочный транзистор затвор которого поцкпючен к его scrog@ и к выхоцной шине, и логический транзистор, параплельно которому поцкшочен управпяющий транзистор, причем затвор логического транзистора через прохоц-ной транзистор поцключен к вхоцной шине, межцу затвором логйческюо транзистора и общей шиной вклкчен цоцолнитепьный транзистор, затворы управпяющего и прохоцного транзисторов поцкпючены к тактовой шине 2 )..

Нецостатком известного устройства явпяется его сложность.

025315 . 2

Бель изобретения - упрощение устройства.

Указанная цель цостигается тем, что в логическом элементе на МДПтранзисторах, содержащем последовательно включенные межцу шиной питания и общей шиной нагрузочный транзистор, затвор которого подключен к его исто. ку и к выхоцной шине, и погический транзистор, параллельно которому под ключен управляющий транзистор, причем затвор логического транзистора через прохоцной транзистор поцключен к вхоцной шине, межцу затвором логического транзистора и общей шиной включен дополнительный транзистор, а затворы управпяющего и прохоцного транзисторов поцкпючены к тактовой шине, затвор цополнитепьного транзистора подключен к выхоцной шине.

На чертеже прецставлена электрическая принципиальнам схема устройства.

Межцу шиной 1 питания и общей шиной 2 последовательно вкшочены нагрузочный транзистор 3, затвор которого подклю-чен к его истоку и к выходной шине 4, и логический транзистор 5, параллель но которому поцключен управляющий транзистор 6. Затвор погического транзистора 5 через прохоцной транзистор 7 подключен к вхоцной шине 8, межцу затвором транзистора .5 и общей шиной 2 вкпючен цополнитепьный,транзистор 9,.

Затворы транзисторов 6 и 7 поцкпючены к тактовой шине 10, затвор транзистора .9 поцкпючен к выхоцной шине 4.

Устройство работает следующим образом.

При поступлении на вхоцну шину 8 напряжения логического нупя (низкий уровень), а на затворы транзисторов 7 и 6 - напряжения логической единицы (высокий уровень), происхоцит разряц емкости хранения, образованной емкостью затвора транзистора 5, через открытый прохоцной транзистор 7, в резупьтате чего яа затворе транзистора 5 устанавпивается низкий уровень напряжения. . На выхоцной шине 4 также устанавливается напряжение логического нуля, так как транзистор 6 открыт. Носпе окончания действия тактовых импульсов траяэйсторы 6 и 7 закрываются, по» гический транэйстор 5 также закрыт и выхоцное напряжение на шине % на-. растает до величины напряжения шины

1 питания. При атом через параэитную емкость затвор сток логического тран:зистора 5 и емкость хранения затвор3 исток транзистора 5 по мере нарастания выхоцного напряжения протекает емкостной ток, в результате на затворе логического транэистрра 5 возрастает уровень напряжения (цинамическая помеха), вепнчина которого опрецеляется соотношением этих емкостей. Но как только величина выхоцного напряжения цостигнет значения порогового, открывается дополнительный транзистор S„и заряц, обусповпенный цинамической помехой, через открытый транзистор 9 стекает на общую шину 3.

Ввицу того, что величина напряжения помехи на затворе погического транзистора 5 опрецепяется емкостным цепителем, то величина напряжения на затворе цопопнитепьного транзистора 9 всегца цостигнет порогового напряже-.

0253i5 4 ния раньше, чем вепичина напряжения на затворе логического транзистора 8 постигает вепичины порогового напряжь ния, тем самым искпючается случай бопьшой помехи. Кроме того, цопопнж» тепьный транзистор 9 открывается поспе окончания цействия тактовых импульсов и, образуя цепь стекания заряца с емкости хранения (емкость 0 затвор исток транзистора 5) на общую шину 2 независимо от времени появпе» .ния помехи, обеспечивает зашиту уса » ройства от асинхронной помехи.

Логический элемент соцержит всего пять транзисторов и оцну тактовую шину, что обеспечивает упрощение устройства и позвоцяет повысить нацежность и уменьшить занимаемую им ппощаць на кристапле.

Составитепь Е. Петрова

Рецактор А. Ворович Техрец Л. Пекарь Корректор Г. Огар

Заказ 4576/49 Тираж 936 Подписное

ВНИИПИ Гоусцарственного комитета СССР по цепам изобретений и открытий

113035, Москва, Ж35, Раушская, наб., ц. 4/5

Фипиап ППП Патент, г. Ужногоц, уп. Проектная, 4