Резервированное запоминающее устройство с самоконтролем
РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮИЩЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее матричный накопитель, состоящий из групп основных и резервных запоминающих элементов,расположенных на пересечении основных и резервных адресных шин строк и столбцов,четырегруппы ключей, основную программируемую логическую матрицу, первый и второй дешифраторы, входы которых являются одними из входов устройства, отличающееся тем, что, с целью повышения быстродействия и надежности устройства путем обеспечения контроля его адресных цепей, в него введены две группы нагрузочных элементов, две группы коммутируют.их элементов, четыре измерительных элемента , четыре дискриминатора, дополнительная программируемая матри.ца, четыре разделительных элемента, четыре ключа, блок сравнения, третий и четвертый дешифраторы, причем адресные выходы матричного накопителя подключены к одним из выходов нагрузочных элементов первой и второй групп другие выводы которых соединены с шиной нулевого потенциала, адресные входы матричного накопителя подключены к выходам коммутирукадих элементов первой и второй группы, входы которых соединены с выходами соответ-ствующих ключей групп, первые входы ключей каждой группы соединены непосредственно с выходами одноименных ключей с первого по четвертый и через соответствующие разделительные элементы - с одними из выводов одноименных измерительных элементов, вторые входы ключей первой и второй групп соединены с выходами первого деишфратора и основной программируемой логической матрицц, одни из входов которой подключены соответственно к вхо- § дам первого дешифратора и одним из (Л выходов третьего дешифратора, вторые входы ключей третьей и четвертой групп соединены с выходами второго дешифратора и дополнительной програ ммируемой логической матрицы, одни из входов которой подключены к одним из входов второго дешифратора, и другим выходам третьего дешифратора, один из выводов каждого измерительно го элемента подключен к входу соото СУ: ветствующего дискриминатора, выходы дискриминаторов подключены к одним из входов блока сравнения, выходы о со которого являются выходами устройства , выходы четвертого дешифратора соединены с одними из входов ключей с первого по четвертый, входы третьего и четвертого дешифраторов, другие выводы измерительных элементов и другие входы программируемых логических матриц, ключей и блока сравнения являются другими входами устройства.
СОЮЗ СО8ЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
А (19) (11),.
3(Я) ц 11 С 29/00
ОПИСАНИЕ ИЗОБРЕТЕНИЯ р °
1(ъ гi е
ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3508103/18-24 (22) 23,08.82 (46) 30.01.84. Бюл. Р 4 (72) И.В.Огнев, !C.В.Балахонов и A.Н.(1урпал (71) Московский ордена Ленина и орде на Октябрьской Революции энергетический институт (53) 681.327.6(088.8) (56) 1. Злектроника Р 20, 1980, с. 25- 34 .
2. Патент С(лА Р 4051354, кл. 364-900, опублик, 1978 (прототип) (54) (57) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержацее матричный накопитель, состоящий из групп основньх и резервных запоминающих элементов, расположенных на пересечении основных и резервных адресных шин строк и столбцов, четыре . группь ключей, основную программируемую логическую матрицу, первый и второй дешифраторы, входы которых являются одними из входов устройства, о т л и ч а ю ц е е с я тем, что, с целью повышения быстродействия и надежности устройства путем обеспечения контроля его адресных цепей, в него введены две группы нагрузочных элементов, две группы коммутирующих элементов, четыре измерительных элемента, четыре дискриминатора, дополнительная программируемая матрица, четь.ре разделительных элемента, четыре ключа, блок сравнения, третий и четвертый дешифраторы, причем адресные выходы матричного накопителя под ключены к одним из выходов нагрузочных элементов первой и второй групп
° I другие выводы которых соединены с шиной нулевого потенциала, адресные входы матричного накопителя подключены к выходам коммутирующих элементов первой и второй группы, входы которых соединены с вьходами соответ. .ствующих ключей групп, первые входь ключей каждой группы соединены непосредственно с вьходами одноименных ключей с первого по четвертый и через соответствующие разделительные элементы — с одними из выводов одноименных измерительных элементов, вторые входы ключей первой и второй групп соединены с выходами первого дешифратора и основной программируемой логи. ческой матрицы, одни из входов которой подключены соответственно к вхо- ж
C дам первого дешифратора и одним из выходов третьего дешифратора, вторые входы ключей третьей и четвертой групп соединены с выходами второго дешифратора и дополнительной программируемой логической матрицы, одни ф из входов которой подключены к одним из входов второго дешифратора. и другим выходам третьего дешифратора, один из выводов каждого измерительно
ro элемента подключен к входу соответствующего дискриминатора, выходы дискриминаторов подключены к одним из входов блока сравнения, выходы которого являются выходами устройства, выходы четвертого дешифратора соединены с одними из входов ключей с первого по четвертый, входы третьего и четвертого дешифраторов, другие выводы измерительных элементов и другие входы программируемых логичес- ф ких матриц, ключей и блока сравнения являются другими входами устройства.
1О7ОбО9
Изобретение относится к в -HHcxrHтельной технике, в частности ::: запо= мина10щим УстрОЙствам и мОЯЯT быть использовано в системах дискретной обработки информации, в которых предъявляются повышенные требования к надежности.
Известттьт запоминающие устройства с самоконтролем правильности работы тракта дешифрации,осуществляемымметодом шифрации выбранных адресных шин B О ктзнтрольный код адреса ПО некоторому иодул10 сравниваемый эBтeM с ВнeQrHНM контрольным кодом адреса по тому же модул10.
1:тсновными недостатками иэВЕСтныХ 15 устройств являются больк-ая аппаратур ная избью очность и малоР быстродействие, являющиеся следствием сложности шифратора, кзвест:= за"-,сминающее устройство рд с резервированием дефектных столбцов
ЗаПОМИНатоЩИХ ЭЛЕМЕ1 ТОВ р СОДЕРжаЩЕЕ ма тРичныи н а копи тель р иметаший ОснОВ ные и резервные запоминающие элементы схему равнения адресов 1<оМ róTHpó10 75 щие схемы с плавкими переьытчками, HJ1r0«и Врыборки осHQB Frûõ FI роз еров ньтт< г столбцoB 1 .
Недостатками звестного ус<ройстBB. ЯВЛЯ10 т Ся OTC TCTBÈe ОПЕраТИВНОГО контроля правильности работы адресных 11erl er В HpGU e c ce рабО:b заме «та дефектного столбца на исправный резервный невозможно при Отказах ключей выборки còTîëáöoâ типа постоянная еди.-тиц=, не предусмотрена
35 замена строк дефектных эапоминаюттих элементов FIB. исправные резервные.
Наиболее близким техническим решением к предлагаемому является реэерви. рованное запоминают.ree устройство с 4О
CBMO1 Принцип действия устройства состоит в записи и хранении IIH< ормации об адресах дефектных запоминающих элементов в программируемой логической матрице (ПЛИ) . При работе устройства адреса, iIO котОрым Производится обращение, подаются на входы ПЛМ н,если адрес, по которому производится обращение, записан в ПЛМ, то На выходе ПЛМ формируются сигналы, запрещающие выборку дефектного запоминаю- щего элемента и подключающие исправHblI. резРрвный 3 апомйнатщий элемент к входам-выходам устройства 1"2 I„ Наиболее существенными недостатками известного устройства являются усложнeíèå логи еских схем вводавывода информации из накопителя и 65 схем обрамления HBI oepBI,åHèÿ „необходимость адресации каждого дефектного запоминающего элемянтар что приводи= к усложнению структуры ПЛ."т и увеличивает annapaTypFfFTé Обвем П !М: Укаэанны:ки снижа10т н адРжн Ость vcTpcrf CTBB . Пель:-тзобретения - повышение быстродействия и надежнocòи запоминающегс устройства гутем обеспечения :<онтроля его адресны : цепей. Поставленная цель достигается тем, что в гезервированное эапоминаюьртяе устройство " самоконтролем, содяржацее матричный накопитель, состожций из групп основных и резервных запомина10щих элементов, распсложeíных на пярясяч: —:HHu peзервных адресных шин строк и столбцов, четыре группы ключей, основную и рограммируемут логическую матрицу, перВЫй И ВтОр"й ДЕШИттpBTOprr, ВХОды КОТОрых --вляютcÿ одними из Входов ус: рой<1ТВBр ВВPДCНЬ. ДЛЯ ГPУППЫ НBГPQЗС НЫХ элементов„ двя 1-руппы коычутирую:-.:их злеменTCB, HHTsrpe измерительных злеМРН TB y ЧЕ 11РР TIH СР<РИРИИ НаTGPB р ДО: <ОЛ нительная программируемая матрица, четыре раэделителт.ных элемента, теты, < I<3110iIB îT-OH cраBHeHHH, Третий и четвертый .;;Яшифраторт-1 причем адресные выходы матричного накor.:Hòeëf- подт<л1 тены к одним из выводов на грузочных -BTråм<энтов первой и второй гт jTIT i другие выводы которых соединены с шиной нулевого потенциала, адресные входы матричного накопителя подключены к выходам коммутирутвших злеме«тoB åðROй И ВТОРОИ ГРх ПП р ВХОДЬ 1 KBFfäoé группы соединены непосред<:твенно с выходаMH Одноименных клю"-:-ей с первого по тятвертый и через разД=."ЛИТЯЛЬНЫЕ ЭЛЯМЯНТЫ - C ОДНИМИ Ir= Выводов одноименных измерительных :элемеHTQB вторые входы ключей Iяр Во1 и второй групп соединены с вь,"ходами первого дешифратора и основной программируемой логической матрицы, одни иэ входов которой подключен« соответственно к входам первого дя-. шифратора и одним из Выходов третьего дешифра "opci. вторые Входы ключей -тpeTbE и H чятВРртОй I ðóBH соединены с выходами Второго дешифратора и дополнительной программируемой логической матрицы, одни из входов которой подключены к одним из входов второго дешифратора и другим выходам третьего дешифраторар один из выводов каждого измерительного элемента подключен к входу соответствукшего д«с криминатора, выходь1 дискриминаторов подключены к одним из входов блока сравнения, выходь. которого являются 1070609 выходами устройства, выходы четвертого дешифратора соединены с одниМИ ИЗ ВХОДОВ КЛЮЧЕЙ С Г!ЕРВОГО ПО четвертый, входы третьего и чет» с»того дешифраторов, другие вь<воды измерительных элементов . другие 5 входы программируемьх логических МВТрН!! ключей и блОка срав!,-ения являются другими входами устройства. На фиг. 1 изображена структурная схема устройства, на фиг. 2 — то же, 10 программируемой логической матрицы; на фиг. 3 — то же, дискриминатора; на фиг. 4 — то же, блока сравнения. Устройство (фиг. 1) содерж! т матричный накопитель 1, cocтоящий из 15 групп основных и рсзервкых запомина-! 19, вторые дискриминатор 20 и измери. тельный элемент 21, треть дискрими- 45 натор 22 и измерительный элсмсКT 23, четвертые дис!<риминатор 24 и измерительный элемент 25 (в качестве измерительных элемектов 19,21,23 и 25 могут быть использованы резисторы). Элементы 19 и 21 имеют входы 26, элементы 23 и 25 — входы 27. Устройство содержит первый 28 и второй 29 дешифраторы, служащие соответственно для выбора основных строк и столбцов накопителя 1, основную программируемую матрицу 30 с выходами 31 и 32, дополнительную программируемую матри ó 33 с выходами 34 и 35. Дешифраторы 28 и 29 имеют входы 36 и 37 соответственно. Устройство 6О содержит третий деши
Один из входов ключей 11„13,15 и 17 65 / объединены и подключены ь =-ходу 44 устройства. Дешифратор Зц имеет вход 45. Устройство содержит блок 46 сравнения, имеющий входы 47=55 выходы 56-58. Программируемые логические матриць! 30 и 33 могут выполняться на ocHo! c. различной элементной базы, иметь разнообразную организацию. Например, программируемая логическая матрица (фиг. 2) состоит из схем 59 записи кода адреса резервной строки (столбца), !испо которых равно числу резервных строк (столбцов), а каждая схема 59 записи копа адреса резервной строки (столбца), в свою очередь, состоит из схем 60 записи разрядов кода адреса, число которых равно числу разрядов в коде =!påoà основНоН строки (столбца) накопителя 1 и элемента ИЛИ вЂ” НЕ б 1 . Кажда я схема 60 з и!! сн разряда кода апре<.а резервной строки (столбца), в свою очередь, состоит из ключевых тра"-:Hсторов 62 и 63 диода 64, транзнс-.оров 65 и бб и планки ". г!еремычек 67 — 68. Каждый из дискриминаторов 18, 20,24 и 26 может быть выпол!!ен на основе двух пороговых усилителей 69 и 70 с разньгми уровнями срабатывания (фнг. 3). Блок 46 сравнения содержит (фиг.4) элементы И 71-76, сумматоры 77 и 78 по модулю два и элементы ИЛИ вЂ 7981. УOTpol Г. Ус ройoTae осуществляется оперативный! аппаратный контроль правильност« работь. адрескых цепей во время обра<цения, а, кроме того,предусмотрен режим замены запоминающих элементов матричного накопителя 1, к i Режим замены дефектных запоминающих элементов, к которым становится невозможным нормальное обращение на исправные резервные, может состоять из нескольких этапов, число которых определяется типом неисправности числом дефектных строк, столбцов запоминающих элементов, которые требуется заменить. В процессе работы устройства производятся его контроль и диагностика с целью обнаружения и локализации всех дефектных запоминающих элементов. Для обнаружения и локализации дефектных запоминающих элементов, возникающих в процессе эксплуатации устройства, проводятся дополнитель-ны контроль и диагностика, проведение которых облегчается и упрощается 1070609 40 наличием оперативного контроля правильности работы адресных цепей устройства во время обращения. В случае обнаружения дефектов, приводящих к неправильной работе дешифраторов, запоминающих элементов, ключей выборки, строк, столбцов, уси. лителей считывания и т.д., произвоится отключение дефектной строки столбца) и подключение исправной резервной. Порядок замены дефектных строк, столбцов одинаков при технологических дефектах и отказах во время эксплуатации. Один из наиболее сложных случаев, когда вместе с правильно выбранной адресной шиной строки, столбца выбираются дополнительные адресные шины строк, столбцов. Пусть, например, в результате дополнительных контроля и диагностики определено, что при обращении по некоторому коду адреса, который в последующем будем называть кодом адреса дефектной строки, совместно с правильно выбираемой адресной шиной строки первой группы дополнительно выбираются: одна адресная шина строки первой группы и одна адресная шина стро ки во второй группе. Для отключения дефектных строк на входы устройства необходимо подать следующие управляющие сигналы и потенциалы: на вход 36 дешифратора 28 код адреса дефект-ной строки, на вход 43 дешифратора 42 код группы, в которой требуется отключить дефектную адресную шину строки, а на входы ключей 11,13>15, 17 со входа 44 подается потенциал программирования„ По коду группы, в которой требуется отключить дефект ную строку, на соответствующем выхо= де дешифратора 42 формируется разрешающий потенциал, открывающий один из ключей 11,.13,15,17 и потенциал программирования через соответствующий открытый ключ поступает на входы соответствующих ключей 6-9, Если ключи 6-9, соответсвующие дефектным строкам, открыты, то через них протекает повышенный ток, который вызывает переключение коммутирующих элементов 4 данных строк, например, пережигяйкем плавких перемычек повышенным током. Для выборки, например, нескольких адресных шин строк нужно подать на вход 43 дешифратора 42 код первой группы адресных щин строк, а затем по окончании пере. жигания,плавких перемычек в первой группе адресных шин строк, подать на вход 43 дешифратора 42 код второй группы адресных шин строк. указанная очередность подачи кодов групп адресных шин строк на вход 43 дешифратора 42 не является обязательной .и может быть изменена на обратную. По окончании пережигания плавких перемычек в первой и второй группах адресных шин строк с входа 36 деш.:.<фратора 28 снимается код адреса дефектной строки, à с входа 43 дешифратора 42 — код группы, з которой проводилось отключение дефектных адресных шин строк,. после .чего проводятся дополнительные контроль и дагност::.ка для определения правильности отклкчения дефектных адресных шин строк и определения кода адреса отключенных адресных шин còðoê. После проверки правильности отключения адресных шин строк и определения кода адреса о -клю ченных адресных шин строк с целью подключения вместо откл.оченных адресных шин строк исправных резервных на входы vcTpcéc BB годаются след чощие управляющие сигналы и потенциалы: на вход Зб дешифратора 28 код адреса откл>оченной адр"-сной шины строки H(4. вход 5 первого дополз" тельного дешифратора 9 код :-.еподключенной резервной адресной шины строки,, з группе, к которой относи:тся отключенная адресная ш>ина строки, на вход 41 — потенциал программирсвания и опорное напряжение. По коду неподключениой резервной адресной шины строки, подаваемому на вход 45 дешифратора 39,. ;-а одном из его вь:— ходов оормируется пот-.:-.циал,. разрешающий запись кода адр cà CT:c>ò:c.ûной адресной шины строки в програ, .:— мируемую логическу.о ма орицу 30. P.Içрешающий потенциал с выхода 39 дешифра - opa 38 подается на схему 59 записи кода адреса соответс=зующей резерзнои адресной шины строки, в которой он открывает ключевые траи— зисторь: 62 и 63 во всех схемах 60 записи ра.зрядов кода адреса Потен- циал програжтирования с соответствую щего входа 41 программ ируемой логической матрицы 30 через ключевые транэистсры 62 и 63 поступае- на транзисторы 65 и 66 в каждой схеме 60 записи. В зависимости от значения разряда кода адреса отключенной адресной шины строки — нуль илI.. единица, — в схеме 60 записи каждого ра=-,ряда кода адреса пережигается иеремычка 67 или 68 и тем -.амым код адреса отключенной адресной шины строки записывается в программируемую логическую матрицу 30. после окончания пережигания плавких перемычек в Программируемой логической матрице 30 с входа дешифратора 39 снимается код неподключенной резервной адресной шины строки, а е входа дешифратора 28 - код адреса отключенной адресной шины строки, после чего таким же образом осуществляется запись в программируемую логическую матрицу 30 кода адреса следующей отключенной 10 /0609 адресной шины строки и т.д. до тех пор, пока коды адреса всех отключенных адресных шин строк не будут записаны в программируемую логическую матрицу 30. При последующей работе в случае обращения по коду адреса отключенной адресной шины строки в схеме 59 записи, в которую записан данный код адреса, по опорному напряжению на выходах составляющих схем 60 записи формируются нулевые уровни, поступающие на входы элемента ИЛИ-HE 61, и на его выходе формируется разрешающий потенциал, открывающий ключ выборки соответствукшей резервной адресной строки, которая и выбирается вместо отключенной адрес=. ной шины строки. При необходимости замещения дЕфектной резервной адресной шины столбца ее отключение и замена на исправную адресную шину стро- 20 ки производится вышеописанным способом. Рассмотрим как осуществляется контроль правильности работы адрес- 25 ных цепей устройства при отсутствии обращения, правильной работе устройства, наличии дефектов, сбоев, приводящих к неправильной работе. При описании работы логических ЗО элементов устройства положительнь-.й уровень потенциала соответствует логической единице, а нулевой — логическому нулю; при правильной работе устройства подача на входы дешиф- 35 раторов 28 и 29 комбинации кода адреса приводит к тому, что на один из вторых входов ключей 6-9 подается единичный положительный разрешающий потенциал, а вторые входы остальных ключей 6-9 имеют нулевой уровень, чем разрешается выборка определенной адресной шины строки (столбца)накопителя 1; потенциал выборки адресных шин строк подается на первые входы всех ключей б и 7 с входа 26; при 45 подаче на вход 36 дешифратора 28 кодовой комбинации с нечетным числом единиц выбирается одна из адресных шин строк первой группы, а счетным числом единиц — одна из адресных шин строк второй группы. При подаче на вход 37 дешифратора 29 кодовой комбинации с нечетным числом единиц выбирается одна из адресных шин столбцов первой группы, а с четным числом единиц -одна из адресных шин столбцов второй группы; при подаче на входы дешифраторов 29 комбинации кода адреса, содержащего нечетное число единиц, на входе 47 60 блока 46 формируется единичный уровень потенциала, а при четном — нулевой уровень. Сигналы на выходах дискриминаторов 18,20,22,24 рассмотрим на примере дискриминатора 18, который может быть выполнен, как показано на фиг. 3. При отсутствии обращения все ключи 5 закрыты и все напряжение выборки строк с входа 26 через измерительный элемент 19 будет приложено к входу дискриминатора 18. Пороги срабатывания гороговых усилителей 69 и 70 выбраны так, что ни один из них не срабатывает и на его выходах 48 и 49 формируется потенциал, соответствую щий логическому нулю. При открывании одного из ключей б от источника напряжения выборки (не показан) через измерительный элемент «9 потечет ток. При этом за счет падения напряжения на измерительном элементе 19 на вход дискриминатора 18 поступает напряжение, срабатывает первый пороговый усилитель 69 и на выходе 48 дискриминатора 18 появляется единичный уровень положительного потенциала. Второй пороговый усилитель 70 при этом на-, пряжении не срабатывает и на выходе 49 формируется уровень логического нуля. При открывании более одного ключа 6(неправильная работа устройства вследствие отказов, сбоев) от источника напряжения выборки с входа 26 через измерительный элемент 19 будет течь больший ток, при этом на вход дискриминатора 18 будет приложено меньшее напряжение, чем в описанном выше случае. По этому напряжению происходит срабатывание пороговых усилителей 69 и 70 и на выходах 48 и 49 дискриминатора 18 формируются уровни логической единицы. Сигналы на выходах остальных дискримина оров формируются аналогично. На. основе указанных особенностей формирования сигналов дискриминаторами 18,20„?2,24 58 блока 46 сравнения формируется потен циал ошибки адресации, равный единичному уровню при неправильной работе и нулю в противном случае. С помощью элементов И 72 и 76 блока 46 формируется сигнал о неправильной адресации, заключающийся в выборке более одной адресной шины строки в первой, второй группах адресных шин строк. Выходы элементов И 72 и 76 объединяются элементом ИЛИ вЂ 80 и сигнал ошибки адресации формируется при выборке более одной адресной шины строки в любой группе или в обоих группах адресных шин строк. С помощью элементов И 71 и 75 блока 46 сравнения формируется сигнал о неправильной адресации, заключающейся в выборке более одной адресной шины столбца в первой, вто. рой группах адресных шин строк. 10 10609 Поскольку выходь: элементов И 71 и 75 объединены элементом ИЛИ вЂ 80, сигнал ошибки адресации формируется при выборке более одной адресной шины столбца в любой группе или обоих группах адресных шин столбцов C tпIоo.м" tоo щtFьtю o элемента ИЛИ-НЕ 79 формирует ся сигнал о неправильной адресации, за FFito.tàíi>>tåécFI в невыборке хотя бы одной адресной шины стро. ки в ОбОих группах адресных шин строк. С гомощью элемента ИЛИ-НЕ 81 формируется сигнал о неправильной адресации, заключающейся в невыборке хотя бы одной адресной шины столбца в обоих группах адресн>ых IIIHH столбцов, а с помощью элемента И 73 формируется сигнал О tteppавильной адреcHi.;ии, заклю .аюк|ей ся в выборке XOт>> (>L ОВНГ)Й B)>OCCIIOII ШИНЫ СТРОКИ в первой и второй труппах. С помощью элементH И 74 формируется сигнал î неправильной адресации, заклю- аtGii-,ей с.. в ВE>i -opкc хОTя бы Одной адресной .>зины столбца в первой и второй группах, а с помощью сумматора 77 формиру TcFI контрольпый код слова> к которому фактически произошло o6paFчение, равный сумме пО мод лю,ва всех разрядов кода адреса, подаваемого на входы деши рато2 8> H 29 . КОИ Tрольнь и код к которому фактически произошло обращ>е >п1 е, сравнивается з атем с ко трольным кодом слова, к которому про>изводится oápащение iподаваемым на вход 47 блока 46), и в случае несовпадения на выходе сумматора 78 формируется сигнал о неправильной адресации, заключающейся в выборке 5 вместо адресной шины строки столбца > в одной группе, адресной шины строки, столбца в другой группе. Сигнал о неправильной выборке адресных шин строк, столбцов выдается 1О при любой возможной комбинации ука— ванной выше неправильной выборки адресных шин строк, столбцов в группах с выхода элемента ИЛИ-НЕ 80. Предлагаемое устройство позволяет 15 осуществить замену дефектных строк, столбцов на исправные резервные в процессе производства и эксплуат .— ции устройства без снижения быстродействия устройства, что позволяет 70 при сохранении основных технических характеристик значительно повысить выход годных изделий, производить оперативный контроль исправности и правильности работы адресных цепей, 75 что значительно повышает надежность работы устройства, кроме того, позволяет формировать сигнал об обращении к дефектным строкам, столбцам, который может быть использован для управления внешним устройством, осуществляющим подключение вместо дефектных строк, столбцов исправных из внешнего резерва в случае, если резервных строк, столбцов устройства оказалось недостаточно для устране" ния всех дефектов устройства. l070609 1070609 Составитель В.Рудаков Редактор М.Ткач Техред Т.Фанта. Корректор С.Шекмар Заказ 11690/49 Тираж 575 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 1l3035, Москва, F-35, Раушская наб., д,4/5 Филиал ППП Патент, r. Ужгород, ул. Проектная, 4
