Запоминающее устройство с коррекцией информации
1. ЗАПО№ НА10ЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ИНФОРМАЦИИ, содержащее накопитель, блок кодирования информации , блоки коррекции ошибок, регистры , коммутатор, триггер, блок обнаружения ошибок, формирователь сигналов ошибок, блок суш-шрования сигналов ошибок, дешифраторы/ элементы И и элемент НЕ, причем выходы блока кодирования информации соединены с одними из входов комг.1 татора, выходы которого подключены к информационным входам накопителя, адресные входы которого соединены с адресными.входами первого регистра, один из выходов и вход разрешения считывания которого подключены соответственно к одному из входов и одному из выходов блока обнаружения ошибок, другие входы которого и один из входов блока суммирования сигналов ошибок соединены с выходами формирователя сигнала ошибок, входы которого подключены к выходам накопителя, входам второго регистра и одним из входов первого блока коррекции ошибок, выходы которого соединены с одними из входов второго блока коррекции ошибок , выходы второго блока коррекции ошибок подключены к входам третьего регистра, другие входыKONMyTaTopa соединены соответственно с инверсными выходами второго регистра, первьоми входами первого и второго элементов И и выходом триггера, единичный вход которого подключен к выходу элемента НЕ и второму входу второго элемента И, выход которого соединен с входом разрешения записи первого регистра, другие выходы которого подключены к входам первого дешифратора и другим входам блока сум.мирования сигналов ошибок, выходы которого соединены с входа vM второго дешифратора, выходы первого и второго дешифраторов подключены соответственно к другиь входам второго и первого блоков коррекции ошибок, второй вход первого элемента И и вход элемента НЕ соединены с другим выходом блока обнаруи жения ошибок, выход третьего регистра , первый и второй выходы блока кодирования информации являются соответственно информационным выходом , информационным и управляющим входами устройства, нулевой вход триггера и выход первого элемента И являются соответственно.установочным , входом и выходом сигналов прерывания устройства, другой выход 1 блока обнаружения ошибок и адресные входы первого регистра являются О соответственно управляющим выходом ж и адресными входами устройства, отличающееся тем, что, с ц.елью повышения быстродействия устройства, в него введены блок сравнения , блок приоритета и постоянный накопитель, выходы которого подключены к информационным входам первого регистра, а входы - к выходам блока приоритета, входы которого соединены с выходами блока сравнения, одни из входов которого подключены к прямым выходам второго регистра, а другие входы - к выходам накопителя. 2. Устройство по П.1, о т л ичающееся тем, что блок обнаружения ошибок содержит элемент ИЛИ,
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
1О А
З(51) 0 11 С 29 /00 м
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 3510501/18-24 (?2) 09.11.82 (46) 30.01.84, Вюл, Р 4 (72) В.K.Конопелько (71) Минский радиотехнический институт (53) 681.327(088.8) (56) 1. Авторское свидетельство СССР
Р 972590, кл. G. 11 С 11 /00, 1981.
2. Авторское свидетельство СССР
Р 1014042, кл. G 11 С 11/00, 1981 (прототип). (54)(57) 1.. ЗАЛОМИНА)0ЦЕЕ УстРОЙСтВО
С КОРРЕКЦИЕЙ ИНФОРМАЦИИ, содержащее накопитель, блок кодирования информации, блоки коррекции ошибок, регистры, коммутатор, триггер, блок обнаружения ошибок, формирователь сигналон ошибок, блок суммирования сигналов ошибок, дешифраторы, элементы И и элемент НЕ, причем выходы блока кодирования информации соединены с одними из входов коммутатора, выходы которого подключены к информационным входам накопителя, адресные входы которого соединены с адресными.входами первого регистра, один из выходов и вход разрешения считывания которого подключены соответственно к одному из входов и одному из выходов блока обнаружения о тжбок, другие входы которого и один из входов блока суммирования сигналон ошибок соединены с выходами формирователя сигнала ошибок, входы которого подключены к выходам накопителя, входам
z ãoðîãî регистра и одним из входов первого блока коррекции ошибок, выходы которого соединены с одними из входон второго блока коррекции ошибок, выходы второго блока коррекции ошибок подключены к входам третьего регистра, другие нходы коммутатора соединены соответственно с инверсными выходами второго регистра, первыми входами первого и второго. элементов И и выходом триггера, единичный вход которого подключен к выходу элемента НЕ и второму входу второго элемента И, выход которого соединен с нходом разрешения записи первого регистра, другие выходы которого подключены к входам первого дешифратора и другим входам блока суммирования сигналов ошибок, выходы которого соединены с входами второго дешифратора, выходы первого и второго дешифраторов подключены соответственно к другим входам второго и первого блоков коррекции ошибок, второй вход первого элемента И и вход элемента ftE соединены С другим выходом блока обнаружения ошибок, выход третьего регистра, первый и второй выходы блока кодирования информации являются соотнетстненно информационным выходом, информационнь-.м и упранляющим входами устройства, нулевой вход триггера и выход первого элемента И являются соответственно установочным входом и выходом сигналов прерывания устройства, другой выход блока обнаружения ошибок и адресные входы первого регистра являются соответственно управляющим выходом и адресными входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, н него введены блок срав нения, блок приоритета и постоянный накопитель, выходы которого подключены к информационным входам первого регистра, а входы — к выходам блока приоритета, входы которого соединены с выходами блока сравнения, одни из входов которого подключены к прямым выходам второго регистра, а другие входы — к выходам накопителя.
2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок обнаружения ошибок содержит элемент ИЛИ, 1070610
30.сумматор по модулю два, третий и четвертый элементы И, первые входь! которых объединены и являются одним из входов блока, вторые входы третьего и четвертого элементов И падклю— чены к выходу элемента ИЛИ, а третьи
Изобретение относится к области вычислительной техники, Б частности к запоминающим устройствам.
Известно запоминающее устройство с КОррекцией инфОрмации, ko Iорое сО- 5 держит накопитель. схемы логики обращения и коррекции oZHoI"o отказа и одного сбоя элементов памяти или двух отказов элементов памяти и имеет словарную организации 111.
Недостатком данного устройства является низкое быстродействие.
Наиболее близким к предлагаемому является запами1!ающее устройства C коррекцией информации, содержащее первые и вторую входные шины данных, соединенные с первьыи и вторым входами блока кодирования, выходами соединенного с Первыми входами коммутатора, вторые и третий входы коммутатора соединены соответственно Ц с инверсными выходами регистра кодового слова, выходом триггера и первыми входами первого и второго элементов И, причем счетный вход триггера соединен с вторым входом второго элемента И и выходом элемента НЕ, установочный вход триггера соединен с шиной установки Б нуль, вход элемента HE соединен с первым выходом блока определения ошибок, шиной управления и вторым входом первого элемента И, выходы коммутатора соединены с входами накопителя, выхаднь1ми шинами соединенного с входами регистра кодового слова, блока вычисления синдрома и первыми входами второго блока коррекции ошибок, выходы блока вычисления синдрома соединены с первыми входами блока получения второго признака и первыми входами блока апреде- "O ления ошибок, второй вход блока определения ошибок соединен с пер,вым выходом регистра хранения признаков, выходами соединенного с вторыми входами блока получения второго приз-»- нака и. входами блока декодирования первого признака, второй выход блока определения ошибок соединен с первым входом регистра хранения признаков, второй вход которого соединен 5О с шиной адреса и .вторы!я входам накопителя, третий вход регистра входы — к выходу сумматора по мад :—
ЛЮ ) IB B - БХОДЬ1 1 БОГО и H TopoI Î Г!ри 3 на!< QB соеди нен1 соответственно с вторыми входами пepBoro и второго блоков каррекци. . ошибок, первые входы первогo блока коррекции ошибок соединены с Быха,:;ами второго блока коррекции ошибок первые и второй выходы первого блс.-ка коррекции ошибок соединены с первыми и вторым входами Bf:IxoJ!Hor o р:.:"гистра, выходы которого являются -:ыхадами устройства (2 1. Недостаткам известнагo vcTpoAc f— Ба является Hизкое быстродействие B режиме коррекции однократных аш .— бок из-за н<зобхадимости каждый ра:. при псявлении ошибок Определять памяти гутем повторной за11иси Б н-..— копитель скарректированногo счита НОГО слава и пoBTopHoI-О Бычислlени: признака О<<жбки Д11я распo=-назания ее причины произошел сбой или Отк:зэлемента, LIcJII: изобрете I!1K -- ICBB ;. .е-ие быстродействия устройства. Поставленная цель достигается тем чтО В запОминающее p ÑTpOAOTB< с коррекцией информации содержащее накопитель, блок кодирования инфо ::-блоки коррекции ошибок, ре-. гистры, коммутатор, тр:.яггер, блок обнаружения а11ибак, формирователь сигналов ошибок, блок суммировани:: сигналов ошибок, дешифратары., эле менты И и элемент НЕ, причем БыхаДы блока кОДирования и:.-Iфармации ссединены с Одни! м из Б.-:сдо =" ка!".мутато=ра, выходы которого подключены к информационным входам накопителя, адресные входы которого соединены с адресныи ьходами первого регистра, один из выходов и Бхад разрешения считывания ко: îðîãî подключены соответственно к Одному из Входов и одному из:выходов блока обнаружения ошибок, другие входы которого и один из входов блока суммировани.я сиГналОВ О1!ибок ООединены с БыхОДБ.— ;07066 0 ми формирователя сигнала ошибок, входы которого подключе ны к выходам накопителя, входам второго регистра и одним из входов первого блока коррекции ошибок, выходы которого соединены с одними из входон второго блока коррекции ошибок, ныходы вто рого блока коррекции ошибок подключены к входам третьего регистра, другие входы коммутатора соединены соответственно с иннерсньпы выходами второго регистра, первыми входами первого и второго элементов И и выходом триггера, единичный вход которого подключен к выходу элемента HE и нторому входу второго 15 элемента И, выход которого соединен с входом разрешения записи первого регистра, другие выходы которого подключены к входам первого дешифратора и другим входам блока суммирования сигналов ошибок, ныходы которого соединены с входами второго дешифратора, выходы первого и второго дешифраторов подключены соответственно к другим входам второго и первого блоков коррекции ошибок, второй вход первого элемента И и вход элемента HE соединены с другим выходом блока обнаружения ошибок, выход третьего регистра, первый и второй входы блока кодирования информа- ЗО ции являются соответственно информационным выходом, информационным и управляющим входами устройства, нулевой вход триггера и выход первого элемента И являются соответственно 35 установочным входом и выходом сигналов прерывания устройства, другой выход блока обнаружения ошибок и адресные входы первого регистра являются соответственно управляющим 4О выходом и адресными входами устройства, введены блок сравнения, блок приоритета и постоянный накопитель,. выходы которого подключены к информационным входам первого регистра, а входы — к выходам блока приоритета, входы которого соединены с выходами блока сравнения, одни из входов которого подключены к прямьж выходам второго регистра, а другие входы — к выходам накопителя. Блок обнаружения ошибок содержит элемент ИЛИ, сумматор по модулю два, третий и четвертый элементы И, первые входы которых объединены и являются одним из входов блока, вторые входы третьего и четвертого элементов И подключены к выходу элемента ИЛИ, а третьи входы — к выходу сумматора по модулю дна, входы которого и входы элемента ИЛИ соответственно объединены и являются другими входами блока, выходами которого являются выходы третьего и четвертого элементов И. На фиг. 1 приведена функциональнся схема предлагаемого устройства; на фиг. 2 н 3 — функциональные схемы блока обнаружения информации и блока — ðèîðèòåòà =оотнетственно. устройство содержит (фиг. 1) накопитель 1 с информационными 2 и адресн*=м 3 входами, коммутатор 4, первый -.å= .стр 5 с информационными входами 6 гредíàзначенный для хранения при=-иаков ошибок, триггер 7 с выходом 8„ блок 9 кодирования информации, второй регистр 10 с инверсными выходами 11, предназначенный для хранения кодоного слона, верный 12 и второй 13 элементы И, а также элемент HE 14. На фиг. 1 обозначены установочный вход 15, управляющий выход 16, информационные выходы 17 и вход 18, управляющий вход 19 и выход 20 сигналов прерывания устройства, вход 21 разреше" ния записи и вход 22 разрешения считынания первого регистра. Кроме того, устройство содержит блок 23 сравнения с одними из входов 24, блок 25 суммирования сигналов ошибок с одними из входов 26 и блок 27 обнаружения ошибок. Позициями 28 и 29 обозначены соответственно одни и другие выходы первого регистра. Устройство содержит также первый 30 и второй 31 дешифраторы, предназначенные для декодирования первого и второго признаков ошибок соответственно, формирователь 32 сигналов ошибок,. постоянный накопитель 33 с входами 34, блок 35 приоритета с входами 36, первый блок 37 коррекции ошибок с входами 38 и 39, второй блок 40 коррекции ошибок с входами 4 и 42 и выхода>и 43 и 44 и трет:: и регистр 45. Блок обнаружения ошибок содержи: (фиг 2 1 третий 46 и четвертый 47 эле:=-нты И, элемент ИЛИ 48 и сумматор 49 по модулю два. Блок приоритета содержит (йиг. 31 элементы И 50. Предлагаемое устройстно работает следующим образом. Постоянный накопитель 33 хранит признаки единичных ошибок в любом из разрядов считываемого слова из накопителя 1, B режиме записи информации устройство работает обычным образом. Данные, поступающие по входам 18 (фиг. 1 ), дополненные нулевым символом на входе 19, поступают на входы блока 9, который кодирует информацию кодом Хемминга с кодовым расстоянием d = 4 и выдает на свои выходы кодовое слово, которое помещается через коммутатор 4 в накопитель 1 по адресу на входах 3. При этом на выходе U триггера / присутствует нулевой сигнал. 10 70610 О 1 1 О 1 1 0 О О 1 О 0 О 1 1 1 1 1 1 О 1 1 1 1 1 1 ку отказавшие элементы памяти находятся в одном и тогл же состоянии независимо от записываемой информации. На выходах 34 блока 35 из этих двух единичных сигналов, поступивших на входы 36, останется только один. Этот единичный сигнал опросит соответствующее слово в накопителе 33, в результате чего на входы 6 регистра 5 поступит для записи признак единичной ошибки одного 10 из отказавших разрядов. Одновременно, поскольку на выходах 26 блока 32 присутствует нулевой признак, указывающий на отсутствие ошибок в инверсном считываемом слове (так как ошиб- 5 ки из-за отказов элементов памяти в инверсном слове стали совпадать с записываемой инверсной информацией ), на выходе 16 блока 27 появится нулевой сигнал, который., проходя 20 через элемент HE 14, установит на выходе 21 элемента И 13 единичный сигнал (так как на выходе триггера 7 присутствует единичный сигнал), Этот сигнал разрешит запись признака единичной ошибки из накопителя 33 в регистр 5. Кроме того, поскольку в считываемом инверсном слове не содержится оигибок и на выходе 22 блока 27 присутствует нулевой сигнал, запрещающий выдачу признака из регистра 5, то информация, считываемая из накопителя 1, проходит через блоки 37 и 40 без изменения. При этом, так как считываемое слово хранится инвертированньм, то на выходе 43 блока 40 присутствует единичный сигнал, который изменит в регистре 45 значения сигналов с входов 44 на противоположные и, таким образом, произойдет исправление 4Q двух ошибок, вызванных отказами элементов памяти. Iff .. Две ошибки в прямом слове возникли из-за сбоев элементов памяти. В этом случае при контрольном считывании на выходах 26 блока 32 появится нулевой признак четного веса, в результате чего на выходе 16 блока 27 появится единичный сигнал, который откроет элемент И 12 50 и, проходя через элеглент HE 14, закроет элемент И 13. В результате на выходах 21 и 20 появятся соответственно нулевой и единичный сигналы, которые запретят запись признака в регистр 5 и выдадут сигнал прерывания на выход 20 устройства„ указывающий на появление в считываемом слове некорректируемых устройством ошибок. Когда в считываемом из накопителя 1 слове появится две ошибки и на выходе 28 регистра 5 единичный сигнал, указывающий, что в предыдущих тактах работы устройства в регистре 5 зафиксирован признак отказа, то на выходах 26 блока 32 появится ненулевой признак четного веса, а на выходах 16 и 26 блока 27 соответственно нулевой и единичный сигналы. Эти сигналы запретят запись признака единичной ошибки из накопителя 33 и разрешат считывание признака из регистра 5 на выходы 29. Благодаря этому на выходах блока 25 сформируется второй признак одиночной ошибки (не хранимой в регистре 5 ) путем суммирования в блоке 25 признака двойной ошибки с выходов 26 блока 32 с признаком одиночной ошибки из регистра. 5. Тем самым на соответствую1 )щих выходах 39 дешифратора 31 и выходах 42 цешифратора 30 сформируются единичные сигналы, соответствую å ошибочным разрядаМ". H блоках 37 и 40 произойдет исправление ошибок в считываемом слове. Если считываемое слово было инвертировано в предыдущих тактах работы уст-,ойства, то оно будет проинвертировано вновь в регистре 45 единичным сигналом на входе 43, на э-ом цикл считывания окончен. Таким образом., нулевой или единичный сигналы на входе 43 регистра 45 указывают на то, каким хранится словд: прямым или инверсным. Для того, чтобы инверсное слово также было кодовым, необходимо, чтобы используемый код содержал слово, состоящее из одних единиц, или чтобы в проверочной матрице кода в приведенном ступенчатом виде все столбцы имели нечетное число единиц. В качестве примера приведены порождающая и проверочная Н матрицы удлиненного кода Хемминга (восемь, четыре) с кодовым расстоянием d = четырем, удовлетворяющие этим требованиям: 1 1 О 1 1 О О О 0 1 1 1 О О 1 О 1 1 1 О 0 0 О 1 10 0;)10 >>ив. 1 юув д СОс . ави тель :, Зайцеве: Редактор .Л. Пчс> инска>.: ехред 1 1игунова Корректор С,1>1екмар 1 1690/43 Тир;>>к 5 75 Подписное BHÈÈtIt! Госудг рст зе1 нОго ..оМитета СССР по делам изобретени". и открыт-;« 11 30 3 .>, Москва,- > - 3.>, Рэ у>>>ская на б., д. акаев филиал ППП Патc .1Т „. Г: у"(горОд,- .ул . Состояние крайнего спра ра и>-:, -ир-мацион toro разряда в слове (., -. четвертого слова по порядку ), закодированного с помо >ью- матрицы УКаЗЫВаЕт, ПРЯМЬМ ИЛИ И ИВЕР Нвг: Х>ае нится слово (cocтояние равно нулю I слово хранится прям> гл, един 11й. — Ин— версным J. Таким образом, предт>агае>.1ое устройство выполняет те >ке фу.11а>ии, что и известное, но, поскол,ку пр.. и".ÿBJtåнии одиночной о1>п1бки произвсдится только се коррекция и не прсизвОдится пс>етор11ая запись скОрректированного считываемогo слова и егс контрольн1ое считывание для определе1>ия,. произошел ли отказ или сбой -.>лемента памяти„- то,быстродействие i0I>åä>tàt-аемого устройства в режиме корр -. кци-.. Однократных о>>гибок вьп»е на один цикл контрольной записи-счи( тывания информации по сравнению с i.1 З ВЕС J 1IЫ>.t, 
