Устройство для контроля памяти

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ, содержащее блок управления, многоканальный генератор простейших потоков, блок местного управления, которого являются выходами устройства, блок сравнения и блок индикации, -отличающееся тем, что, с целью повьшения достоверности контроля за счет возможности изк&нения вероятности обращения к элементам памяти, в него введены блок задания адресов, накопитель и .блок статистической обработки, причем адресные входы накопителя соединены с выходами первой группы многоканального генератора простейших потоков и с одними выходами блока управления, информацноньые входы с выходами блока задания адресов, управляющий вход накопителя соединен с первым выходом блока управления , а его выходы с входами первой группы блока местного управления , входы второй группы которого подключены к выходам второй группы многоканального генератора простейших потоков, а управляющий вход - к второму выходу блока управления, информационный вход блока статистической обработки является входом устройства, его управляющий вход соединен с третьим выходом блока (Л управления, а выходы - с одними вхо дами блока сравнения, другие входы которого подключены к другим выходам блока управления, управлякнций вход - к четвертому выходу блока управления, а выходы - ко входам блока индикации, управляющий вход о со го которого соединен с пятым выходом блока управления, шестой и седьмой выходы которого подключены соотел ветственно к управляющим входам мноО5 гоканального генератора простейших оо потоков и блока задания адресов.

аю ав

С » С 29/OO

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPGHOMV СВИДЕТЕЛЬСТВУ (21) 3529365/18-24 (22) 28.12.82 (46) 15.05.84. Бюл. В 18 (72) E.В. Батырев, И.В, Долгушев, Ю.Л. Нуров, В.П. Пасенков и В.В. Черенков (71) Московский институт электронной техники (53) 681.327(088.8) (56) 1. Авторское свидетельство СССР

У 940240, кл. G ll С 29/00, 1980.

2. Авторское свидетельство СССР

Р 982100, кл. G 11 С 29/00, 1981 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ПАМЯТИ, содержащее блок управления, многоканапьный генератор простейших потоков, блок местного управления, выхбды которого являются выходами устройства, блок сравнения и блок индикации, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля за счет возможности изменения вероятности обращения к элементам памяти, в него введены олок задания адресов, накопитель и .блок статистической обработки, причем адресные входы накопителя соединены с выходами первой группы многоканального генератора простейших потоков и с одними выходами блока управления, информационные входыс выходами блока задания адресов, управляющий вход накопителя соединен с первым выходом блока управления, а его выходы — с входами пер-. вой группы блока местного управления, входы второй группы которого подключены к выходам второй группы многоканального генератора простейших потоков, а управляющий вход— к второму выходу блока управления, информационный вход блока статистической обработки является входом устройства, его управляющий вход

9 соединен с третьим выходом блока управления, а выходы — с одними входами блока сравнения, другие входы которого подключены к другим выходам блока управления, управляющий вход — к четвертому выходу блока управления, а выходы — ко входам 9еаб блока индикации, управляющий вход которого соединен с пятым выходом блока управления, шестой и седьмой выходы которого подключены соответственно к управляющим входам многоканального генератора простейших потоков и блока задания адресов. б8 роля. адресов, не изменяя при этом экспо-.. ненциального характера вероятности обращения. Это приводит к тому, что в случае большой информационной емкости контролируемого блока памяти для достижения достаточно высокой достоверности контроля работоспособности запоминающих элементов, вероятность обращения к которым относительно мала, необходима весьма большая длина тестовой последовательности, что приводит к увеличению времени контроля. Кроме того, вызывает значительные трудности определение эталонной величины расхождения математического ожидания и дисперсии выходной последовательности.

Цель изобретения — повышение достоверности контроля за счет возможности изменения вероятности обращения к элементам памяти.

Поставленная цель достигается тем, что в устройство для контроля памяти, содержащее блок управления, многоканагцьный генератор простейших потоков, блок местного управления, выходы которого являются выходами устройства, блок сравнения и блок индикации, введены блок задания адресов, накопитель и блок статистической обработки, причем адресные входы накопителя соединены с выходами первой группы многоканального генератора простейших потоков и с одними выходами блока управления, информационные входы — с выходами блока задания адресов управляющий вход накопителя соединен с первым выходом блока управления, а его выходы — с входами первой группы блока местного управления, входы второй группы которого подключены к выходам второй группы многоканального генератора простейших потоков, а управляющий вход — ко второму выходу блока управления, информационный вход блока статистической обработки является входом устройства, его управляющий вход соединен с третьим выходом блока управления, а выНаиболее близким к изобретению по технической сущности является устройство для контроля памяти, содержащее блок местного управления„

35 ,входы которого соединены с выходами каналов многоканального генератора простейших потоков, выходы — с соответствующими входами блока па40 мяти, а контрольный выход — с первым входом статистического анализатора, второй вход которого соединен с выходом блока памяти, а выходы †. с соответствующими входами блока срав45 нения, выходы которого соединены с информационными входами блока индикации, и блок управления, вырабатывающий в соответствии с программой контроля управляющие сигналы для генератора, блока местного управления, статистического анализатора и блока индикации 2 . Работа этого

Г 1 устройства основана на подаче на адресные, управляющие и информационный входы контролируемой памяти простейших потоков, определении математического ожидания и дисперсии выходной последовательности и их

1 10925

Изобретение относится к запоминающим устройствам и, в частности, предназначено для входного функционального контроля. полупроводниковых оперативных запоминающих устройств 5 (03Y) с произвольной выборкой.

Известно устройство для контроля блоков памяти, содержащее контролируемый блок памяти, блок управления, генератор случайных чисел, схему . 10 сравнения, формирователь кодов, эталонный блок памяти и датчик временных интервалов. В этом устройстве происходит запись в запоминающие элементы контролируемого и эталонного 15 блоков памяти случайных кодов, поступающих от генератора случайных чисел через формирователь, а затем считывание информации из обоих блоков и ее сравнение 51 g. 20

Недостаток данного устройства состоит в неполном соответствии условий контроля объекта реальным условиям его работы, что снижает достовер. ность испытания. Кроме того, для пол- 25 ного выявления дефектов, связанных с распределением информации в блоке памяти, необходимо многократное повторение циклов записи-"считывания, что приводит к увеличению времени 30 контроля. сравнении в рамках установленного допуска, в результате чего делается заключение о годности объекта контОднако в.известном устройстве не предусматривается воэможность изменения вероятности обращения к эле-. ментам памяти в зависимости от их

10 з ) оы ходы — с одними входами блока сравнения, другие входы которого подключены к другим выходам блока управления, управляющий вход — к четвертому выходу блока управления, а выходы — ко входам блока индикации, управляющий вход которого сае динен с пятым выходом блока управления, шестой и седьмой выходы которого подключены соответственно к управляющим входам многоканального генератора. простейших потоков и бло- ка задания адресов, На чертеже представлена структурная схема устройства для контроля памяти.

Устройство содержит многоканальный генератор 1 простейших потоков, накопитель 2, блок 3 задания адресов, блок 4 местного управления, блок 5 управления, Блок 6 является контролируемым блоком памяти. Устройство также содержит блок 7 статистической обработки, блок 8 сравнения и блок 9 индикации.

Адресные входы накопителя 2 соединены с выходами первой группы многоканального генератора 1 простейших потоков и с одними выходами блока 5 управления, информационные входы— с выходами блока 3 задания адресов, управляющий вход накопителя 2 соединен с первым выходом блока 5 управления, а его выходы — с входами первой группы блока 4 местного управления, входы второй группы которого подключены к выходам второй группы многоканального генератора 1 простейших потоков, управляющий вход — ко второму выходу блока 5 управления, а выходы — ко входам контролируемого блока 6 памяти, информационный вход блока 7 статистической обработки соединен с выходом контролируемого блока 6 памяти, его управляющий вход соединен с третьим выходом блока 5 управления, а выходы с одними входами блока 8 сравнения, другие входы которого подключены к другим выходам блока 5 управления, управляющий вход — к четвертому выходу блока 5 управления, а выходы — ко входам блока 9 индикации, управляющий вход которого соединен с пятым выходом блока 5 управления, шестой и седьмой выходы которого подключены соответственно к управляющим входам многоканального генератора 1 про15

55 стейших потоков и блока 3 задания адре сов, Устройство работает следующим образам, С помощью органов управления устройства в блоке 5 управления задаются время контроля (время работы многаканальйага генератора 1 простейших потоков), число повторений цикла

Работы устройства и эталонные данные, предназначенные для сравнения с данными, определяемыми при стати,ческой обработке выходного потока, полученного в результате тестирования контролируемого объекта, Блок 5 управления в соответствии с программой контроля вырабатывает управляющие сигналы для многоканального генератора 1 простейших потоков, накопителя 2, блока 3 задания адресов, блока 4 местного управления, блока 7 статистической. обработки, блока 8 сравнения и блока 9 индикации.

При поступлении управляющего сиг. нала от блока 5 управления в блоке 3 задания адресов вырабатываются и записываются в элементы памяти накопителя 2 коды адресов в определенной последовательности, которая отражает распределение вероятности обращения к запоминающим элементам контролируемого блока 6 памяти в зависимости ат их адресов, характерное для реальных условий эксплуатации объекта контроля ° При этом сигналы управления режимом считывания в блок 3 задания адресов и режимом записи в накопитель 2 поступают иэ блока 5 управления.

В качестве блока 3 задания адресов мажет использоваться, например, постоянное запоминающее устройство с записанными в определенной последовательности кодами адресов или генератор равномерно распределенных случайных чисел, Накопитель 2 представляет собой оперативное запоминающее устройство, в каждый элемент памяти которого записывается п-разрядный адресный код (n- число адресных входов контролируемого блока 6 памяти, равное числу адресных входов накопителя 2), причем количества элементов памяти накопителя 2 равно количеству запоминающих элементов контролируемого блока 6 памяти, Таким образом, орга1092568 низация накопителя 2 аналогична органиэации контролируемого блока 6 памяти с той разницей,что в элемент памяти накопителя 2 записывается и-разрядное слово, а в элемент памяти контролируемого блока 6 — один информационный бит, После записи в накопитель 2 кодов адресов управляющий сигнал от блока 5 управления запускает многоканальный генератор 1 простейших потоков, вырабатывающий (и+и) независимых простейших потоков, функция распределения каждого нз которых выражается как — 1 1

I« 1(е) 1 - е где Й вЂ” интенсивность или среднее число импульсов в единицу времени

i-го потока (i = 1,2,3,...,n+rn).

20 и потоков поступают на адресные входы накопителя 2, а ш — на ш входов блока 4 местного управления.

При этом иэ блока 5 управления в накопитель 2 поступают управляющие сигналы считывания кодов адресов иэ накопителя 2.

Коды адресов из накопителя 2 и m простейших потоков от генератора 1 поступают на входы блока 4 местного управления для формирования в соответствии с техническими характеристиками контролируемого блока 6 памяти временной диаграмма адресных и управляющих сигналов (сигналов запи-. си-считывания, выбора микросхемы, 3 ,информационного сигнала) на контра" лируемый блок 6 памяти. Кроме того, . в блоке 4 местного управления орга- низуется.режим строчной регенерации для динамических ОЗУ, Таким образом, 4О на входы контролируемого блока 6 памяти поступают простейшие потоки адресных и управляющих сигналов в соответствии с требуемой временной диаграммой. 45

Случайный поток двоичных сигналов с выхода контролируемого блока 6 памяти поступает на вход блока 7 статической обработки, в котором происходит дискриминация длительностей временных интервалов между импульсами выходного потока, Блоком 5 управления задаются минимальное и максимальное значения для каждой из групп, по которым распределяюгся величины временных интервалов между импульсами потока, причем в данную группу попадает такой интервал, величина которого меньше максимальной, но больше минимальной заданных для данной группы величии. В результате за время контроля блока 6 памяти в блоке 7 статистической обработки накапливается ряд сумм, численно выражающих распределение временных интервалов в зависимости от их длин, Кроме того, в блоке 7 подсчитывается общее число импульсов, поступивших эа время контроля с выхода контролируемого блока 6 памяти.

Исправный блок памяти представляет собой регулярную структуру, поэтому композиция простейших потоков на адресных, информационном и управляющих входах контролируемого блока 6 памяти обуславливает простейший .характер выходного потока, при этом функция распределения выходного потока выражается как

Г (e) = 1 — е-" < !

Foal X

1 где 3 „— интенсивность выходного

6ьФ потока, По истечении времени контроля по сигналу с блока 5 управления данные, полученные в блоке 7 статистической обработки, поступают в блок 8 сравнения, в котором нормируются путем деления на общее число импульсов, поступивших за время контроля с выхода контролируемого блока 6 памяти.

Нормированные данные сравниваются в пределах установленного допуска с предварительно заданными значениями, поступающими из блока 5 управления, которые отображают эталонную функцию распределения, и в зависимости от результатов сравнения блоком 8 сравнения на блок 9 индикации вырабатываются сигналы "Годен" и вв или Брак . Кроме того, по сигналам из блока 5 управления эталонные и нормированные значения поступают из блока 8 сравнения в блок 9 индикации, на экране которого совместно строятся эталонная и полученная функция распределения, Описанный цикл работы предложенного устройства может быть повторен несколько раз, Число повторений задается в соответствии с программой контроля в блоке 5 управления, причем в каждом цикле испытания последовательность занесения кодов адресов в элементы памяти накопителя 2 меняегся определенным образом, при этом моделируется ряд воэмож1092568

Составитель И. Долгушев

Редактор К. Волощук Техред M.Кузьма Корректор Г. Решетник

Тираж 575 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 Заказ 3262/36

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4.

7 ( ных ситуаций, возникающих в реальных условиях эксплуатации контролируемого блока 6 памяти.

Технико-экономические преимущества предложенного устройства по сравнению с прототипом, заключаются в осуществлении функционального контроля блоков памяти на их рабочих частотах в условиях, более приближенных к реальным условиям эксплуатации объектов контроля за счет возможности изменения вероятности обращения к элементам памяти в зависимости от их адресов, и в повышении достоверности контроля за счет статистической обработки полученного в результате тестирования

5 блока памяти выходного потока сигналов, определения функции распределения потока и последующего сравнения ее с эталонной. Все это позволяет повысить качество контроля блоков памяти и не только определять работоспособность контролируемых блоков памяти, но также выявлять блоки памяти с параметрическими дефектами и потенциально ненадежные блоки,