Запоминающее устройство с самоконтролем

 

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее накопитель, регистр адреса, дешифратор, один вход накопителя подключен к вхо.ау регистра адреса и является входом устрой г-ip. Т Т 1 т :,:;:.. твто вш ства, выход регистра адреса подключен к входу дешифратора, блок свертки по модулю два, отличающееся тем, что, с целью упрощения устройства и повышения его быстродействия , в него введены сумматоры и блоки контроля i eTHOCTH, входы которых соединены с соответствующими выходами накопителя , а выходы соединены с входами блока свертки по модулю два и являются выходами устройства, выход блока свертки по модулю два подключен к первым входам сумматоров, вторые входы которых подключены к соответствующим выходам дешифратора , выходы сумматоров соединены с другими входами накопителя. (Л S со ел ю

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК з д) G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ЬИБЯНОММА

К А ВТОРСКОМ У СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3561596/18-24 (22) 06.01.83 (46) 30.05.84. Бюл. № 20 (72) Е. Ф. Колесник и В. Б. Масленников (53) 681.327 (088.8) ,(56) 1. Авторское свидетельство СССР № 589623, кл. G 11 С 29/00, 1978.

2. Авторское свидетельство СССР по заявке № 3426822/18-24, кл. G 11 С 29/00, 12.10.82 (прототип) . (54) (57) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее накопитель, регистр адреса; дешифратор, один вход накопителя подключен к входу регистра адреса и является входом устрой„„SU„„1095240 A ства, выход регистра адреса подключен к входу дешифратора, блок свертки по модулю два, отличающееся тем, что, с целью упрощения устройства и повышения его быстродействия, в него введены сумматоры и блоки контроля четности, входы которых соединены с соответствующими выходами накопителя, а выходы соединены с входами блока свертки по модулю два и являются выходами устройства, выход блока свертки по модулю два подключен к первым входам сумматоров, вторые входы которых подключены к соответствующим выходам дешифратора, выходы сумматоров соединены с другими входами накопителя.

1095240 ра (1).

Изобретение относится к вычислительной технике и предназначено для использования в устройствах повышенной надежности, в частности в специализированных вычислительных машинах, применяемых на борту летательных аппаратов.

Известно запоминающее устройство с самоконтролем, содержащее накопители, блок управления, входные и выходные коммутаторы, блоки свертки по модулю два, блок поразрядного сравнения, коммутатор, причем входы устройства соединены с соответствующими входами входных коммутаторов, выходы которых соединены со входами накопителей, их выходы соединены с входами выходных коммутаторов, выходы которых соединены с входами соответствующих блоков свертки по модулю два, входами блока поразрядного сравнения и входами коммутатора, выход его соединен с выходом устройства. Выходы блоков свертки по модулю два и блока поразрядного сравнения соединены со входами блока управления, выходы которого соединены с управляющими входами входных и выходных коммутаторов.

Управляющий выход блока управления соединенн с управляющим входом ком м утатоУстройство позволяет осуществлять исправную работу даже при наличии отказов в накопителях.

Недостатком такого запоминающего устройства является низкая надежность, обусловленная тем, что в случае построения запоминающего устройства может исправлять ся лишь двухкратная ошибка и для повышения кратности исправляемой ошибки следует увеличить число накопителей. Следует отметить, что при построении постоянного запоминающего устройства кратность исправляемой ошибки при двух накопителях снижается до единицы.

Наиболее близким к предлагаемому по технической сущности и достигаемому эффекту является запоминающее устройство с самоконтролем, содержащее блоки свертки по модулю два, блок поразрядного сравнения, предназначенный для сравнения информации, поступающей из накопителей, блок управления, предназначенный для выработки управляющих сигналов, коммутатор, предназначенный для подключения к выходу устройства исправного накопителя, причем одни из входов накопителей соответственно объединены и являются адресными входами устройства, а выходы соединены с информационными входами блоков свертки по модулю два, с входом блока поразрядного сравнения и коммутатора, выход которого является выходом устройства. Выходы блока поразрядного сравнения и блоков свертки по модулю два соединены с входами блока управления, первый вход которого соединен с управляющим входом коммутатора. Уст5

25 зо

35 ройство также содержит счетчик импульсов, который также может выполнять роль регистра старших разрядов адреса, дешифратор, элемент И и генератор, выход которого соединен с одним из входов элемента И, выход которого соединен с одним из входов счетчика импульсов, другие входы которого соединены с адресным входом устройства, а выходы — с входами дешифратора, выходы которого соединены с другими входами накопителей. Второй вход элемента И соединен со вторым выходом блока управления и управляющим входом блоков свертки по модулю два (2).

Недостатками этого устройства являются высокая сложность, обусловленная наличием двух накопителей, хранящих идентичную информацию, и длительное время восстановления информации в случае обнаружения отказа, обусловленное необходимостью последовательного считывания и суммирования информации из сегментов, на которые разделены накопители.

Целью изобретения является упрощение устройства и повышение его быстродействия.

Указанная цель достигается тем, что в запоминающее устройство с самоконтролем, содержащее накопитель, регистр адреса, дешифратор, один вход накопителя подключен к входу регистра адреса и является входом устройства, выход регистра адреса подключен ко входу дешифратора, блок свертки по модулю два, введены сумматоры и блоки контроля четности, входы которых соединены с соответствующими выходами накопителя, а выходы соединены со входами блока свертки по модулю два и являются выходами устройства, выход блока свертки по модулю два подключен к первым входам сумматоров, вторые входы которых подключены к соответствующим выходам дешифратора, выходы сумматоров соединены с другими .входами накопителя.

На чертеже изображена структурная схема запоминающего устройства с самоконтролем.

Устройство содержит накопитель 1, один вход которого соединен с входом регистра 2 старших разрядов адреса и является входом

3 устройства, а выходы регистра 2 старших разрядов адреса соединены со входами дешифратора 4, который предназначен для выработки унитарного кода выбора определенного сегмента 5, на которые разделен накопитель 1. Управляющий вход каждого сегмента 5 соединен с выходом соответствующего сумматора 6 по модулю два, предназначенного для выработки инверсного значения сигнала, поступающего,на первый вход от соответствующего выхода дешифратора 4 по управляющему сигналу, поступающему на вторые входы с выхода блока 7 свертки, входы которого соединены с выходами блоков контроля четности 8, которые явля1095240

ВНИИПИ Заказ 3607 34 Тираж 575 Подписное

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4 ются выходами 9 устройства. Входы каждого из блоков 8 контроля четности соединены с одноименными выходами каждого сегмента. При этом все сегменты 5, кроме последнего, хранят рабочую информацию совместно с контрольными разрядами, необходимыми для обнаружения факта отказа, а последний сегмент предназначается для хранения результата поразрядного суммирования по модулю два информации по совпадающим адресам из остальных (рабочих) сегментов.

При этом, если на управляющий вход сегмента 5 поступает сигнал «логический О» (т.е. сегмент не выбрай), то на информационных выходах такого сегмента присутствует сигнал «логический О».

Устройство работает следующим образом.

В исходном состоянии накопитель 1 исправен и выдает информацию с одного из сегментов 5 в соответствии с адресом, поступающим на вход 3 устройства. При этом старшие разряды адреса через регистр 2 старших разрядов адреса и дешифратор 4 определяют номер выбираемого сегмента 5, а младшие разряды адреса определяют выбор информации внутри сегмента 5. Сумматор 6 по модулю два на процесс выбора определенного сегмента 5 влияния не оказывает, поскольку при исправной работе блок 7 свертки выдает сигнал «логический О». Выбранная информация поступает на соответствующие входы блоков 8 контроля четности, на остальные входы которых поступают сигналы «логический О» от невыбранных сегментов, следовательно, на выходе блоков 8 контроля четности, а следовательно, и на выходе 9 устройства будет присутствовать выбираемая информация. В случае возникновения неисправности блок 7 свертки, который производит контроль выдаваемой накопителем 1 информации, обнаруживает ошибку и выдает сигнал «логическая 1» на входы сумматоров 6 по модулю два, при этом на выходах сумматоров 6 по модулю два появляется инверсное значение кода выборки сегмента 5 внутри накопителя 1.

По этому коду сегмент 5, который был выбран и при считывании из которого была обнаружена ошибка, становится невыбранным и на выходе его появляются сигналы «логический О», а остальные сегменты 5: включая контрольный, становятся выоранными. Информация из них поступает на входы блоков

8 контроля четности, которые производят восстановление информации, хранящейся в отказавшем сегменте, так как в контрольном сегменте хранится результат поразрядного суммирования по модулю два информации из всех рабочих сегментов.

Введение в устройство сумматоров и блоков контроля четности обеспечивает достижение цели следующим образом.

Блок свертки обнаруживает возникающие ошибки в выходной информации, а с помошью блока контроля четности и сумматоров по модулю два производится исправление. Для этого накопитель разделен на п + 1 сегментов, причем п сегмен гов хранят рабочую информацию, включая контрольные разряды, необходимые для обнаружения ошибки, а (и + 1) -ый сегмент хранит информацию, являющуюся суммой по модулю два информации, хранящейся в остальных сегментах по совпадающим адресам. Число контрольных разрядов, хранящихся совместно с рабочей информацией, связано с кратностью ошибки, которую обнаруживает блок свертки. Так, например, если необходимо исправлять однократную ошибку, то к каждому информационному слову необходимо добавить лишь один контрольный разряд, являюшейся дополнением до четности, а блок свертки в этом случае выполняется в виде блока свертки по модулю два. Если необходимо обнаруживать ошибки кратности t, которые впоследствии будут исправлены устройством, то целесообразно применять корректирующие коды, например код Хемминга с кодовым расстоянием

d=t+1, где d — минимальное кодовое расстояние;

t — кратность обнаруживаемой ошибки.

Уменьшение времени исправления ошибок обеспечивается тем, что при обнаружении ошибки блок свертки выдает на сумматоры по модулю два сигнал «логическая 1», по которому производится инверсия кода, определяющего выбор сегмента внутри накопителя, т.е. сегмент, в слове которого,обнаружена ошибка, становится невыбранным, а все остальные сегменты — выбранными.

При этом с них, включая контрольный сегмент, одновременно считывается информация по адресу, при котором был обнаружен отказ, а поскольку в контрольном сегменте хранится поразрядная сумма по модулю два информации по совпадающим адреса из рабочих сегментов, то на выходах схем выработки сигналов четности, куда поступает информация от одноименных разрядов всех выбранных сегментов, формируется исправлен ное сл о во.

Технико-экономическое преимущество от использования данного устройства заключается в его упрощении за счет сокрашения числа накопителей, время восстановления информации не зависит от числа сегментов, что позволяет применить это устройство в системах, не допускающих длительного приостанова вычислений.