Устройство для контроля блоков памяти

 

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ, содержащее блок управления , один из входов которого подключен к выходу компаратора, регистры с первого по шестой, мультиплексоры , арифметико-логический блок, первый элемент НЕ и первый элемент И-НЕ, причем выходы первого мультиплексора подключены ко входам первого регистра, выходы которого соединены с одним из входов арифметико-логического блока, выходы которого подключены ко входам второго и третьего регистров, и одним из входов второго мультиплексора, выходы которого соединены с входами четвертого регистра, выходы второго регистра подключены к одним из входов первого мультиплексора, отличающее ся тем, что, с целью повышения быстродействия устройства , в него введены блок памяти микрокоманд, сумматор по модулю два. третин мультиплексор, накопитель,, седьмой и восьмой регистры, дешифратор , блок перерь вания, блок ввода данных, блок вывода данных, блок ввода управляющих сигналов и блок вывода адреса, причем входы пятого регистра соединены с выходами третьего регистра, входы и выходы шестого регистра подключены соответственно к выходам четвертого регистра и ко входам блока вывода адреса, выходы седьмого регистра соединены с входами блока памяти микpoкoмa щ, выходы которого подключены ко входам восьмого регистра, одни из выходов которого соединены соответственно Q S с одними из входов седьмого регистра , с одними из входов дешифратора, с входами сумматора по модулю два, с управляющими входами первого, второго и третьего мультиплексоров, накопителя , арифметико-логического блока и компаратора, с первым входом первого элемента И-НЕ и с одним из входов блока прерывания, другие Ю входы седьмого регистра подключены соответственно к выходам дешифратосл ра и к выходам второго регистра и C3t) другим входам дешифратора, одни из CD входов третьего мультиплексора соединены соответственно с выходами второго регистра и с выходами четвертого регистра, а выходы подключены ко входам накопителя, выходы которого соединены с другими входами арифметико-логического блока и второго мультиплексора, другие входы блока управления подключены соответственно к выходам блока ввода управляющих сигналов, к другим пыходлм восьмого регистра и к выходу сумгттора по мо

C0lO3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU„„1092569

3(5D G 11 С 29 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPHTMA

8

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPGKOMV СВИДЕТЕЛЬСТВУ т Ь»", (21) 3551438/18-24 (22) 11.02.83 (46) 15,05.84. Бюл, Р 18 (72) В.Я. Иусиенко, Е.Я. Белалов, Э.В. Рудаков, С.П. Саламатов и 11.А. Чалчинский (71) Киевский ордена Трудового Красного Знамени завод электронных вычислительных и управляющих машин (53) 681. 324(088.8) (56) 1. "Электронная вычислительная машина ЕС-1050". Под ред. А.М. Ларионова. H. "Статистика", 1976, с. 284.

2. Авторское свидетельство СССР

М 769641, кл. G ll С 29/00, 1979 (прототип) ° (54)(57) 1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

БЛОКОВ ПАМЯТИ, содержащее блок управления, один из входов которого подключен к выходу компаратора, регистры с первого по шестой, мультиплексоры, арифметико-логический блок, первый элемент НЕ и первый элемент И-НЕ, причем выходы первого мультиплексора подключены ко входам первого регистра, выходы которого соединены с одним из входов арифметико-логического блока, выходы которого подключены ко входам второго и третьего регистров, и одним из входов второго мультиплексора, выходы которого соединены с входами четвертого регистра, выходы второго регистра подключены к одним из входов первого мультиплексора, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены блок памяти микрокоманд, сумматор по модулю два, третий мультиплексор, накопитель„ седьмой и восьмой регистры, дешифратор, блок перерывания, блок ввода данных, блок вывода данных, блок ввода управляющих сигналов и блок вывода адреса, причем входы пятого регистра соединены с выходами трет >его регистра, входы и выходы шестого регистра подключены соответственно к выходам четвертого регистра и ко входам блока вывода адреса, выходы седьмого регистра соединены с входами блока памяти микрокоманд, выходы которого подключены ко входам восьмого регистра, одни из выходов которого соединены соответственно с одними из входов седьмого регистра, с одними из входов дешифратора, с входами сумматора по модулю два, с управляющими входами первого, второго и третьего мультиплексоров, накопителя, арифметико-логического блока и компаратора, с первым входом первого элемента И-НЕ и с одним из входов блока преры«ания, другие входы седьмого регистра подключены соответственно к выходам дешифратора и к выходам второго регистра и другим входам дешифратора, одни Н3 входов третьего мультиплексора соединены соответственно с выходами второго регистра и с выходами четвертого регистра, а выходы подключены ко входам накопителя, выходы которого соединены с другими входами арифметико-логического блока и второго мультиплексора, другие «ходы блока управления подключены соот«етственно к выходам блока ввода управляющих сигналов, к другим выходам восьмого регистра и к выходу сумматора по моI092569!

5, дулю два, выходы блока управления соединены соответственно с входом первого элемента НЕ и вторым входом первого элемента И-НЕ, с управляющими входами регистров и блока вывода данных, входы которого подключены к выходам пятого регистра, и одним из входов компаратора, другие входы которого соединены с выходами блока ввода данных и другими входами первого мультиплексора, выходы блока вывода адреса, входы блока ввода данных и выходы блока вывода данных являются соответственно адресными выходами и информационными входами и выходами устройства, входы пуска, останова и режима ожидания блока управления и другие входы третьего мультиплексора являются управляющими входами устройства, входами и выходами прерывания которого являются другие входы и выходы блока прерывания, а выходами обращения выходы первого элемента НЕ и первого элемента И-НЕ.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок

Ф

Изобретение относится к вычислительной технике и может быть использовано при осуществлении наладки и контроля периферийных и оперативных запоминающих устройств вычислительной техш ки.

Известно устройство для контроля блоков памяти, содержащее процессор, базовое оперативное запоминающее устройство, внешнее запоминающее уст- l0 ройство, которое хранит программу проверки проверяемого устройства g.

Недостатком этого устройства.является громоздкость и высокая стоимость оборудования, а также низкое быстродействие.

Наиболее близким техническим решением к предлагаемому является устройство для контроля блоков памяти, содержащее блок управления, 20 арифметический блок, блок обнаружения и коррекции ошибок, первый регистр, генератор контрольных сигналов, второй и третий регистры, тригпрерываний содержит триггеры, формирователи одиночных импульсов, второй элемент HE элемент И и элемен.ты согласования, причем выход первого элемента согласования соединен с первым входом элемента И, выход которого подключен к счетному входу первого триггера, установочный вход которого соединен с выходом первого и входом второго формирователей одиночных импульсов, выход второго элемента согласования подключен к входу первого формирователя одиночных импульсов и входу второго элемента НЕ, выход которого соединен со счетным входом второго триггера, вхоц установки которого подключен к выходу второго формирователя одиночных импульсов, выходы первого и второго триггеров соединены соответственно с входами третьего и четвертого элементов согласования, выходы которых являются выходами блока, одним из входов которого является второй вход элемента И, а другими входами — входы первого и второго элементов согласования. гер, элемент НЕ, элемент И, четвертый, пятый и шестой регистры, первый и второй блоки сравнения, при-чем первый выход блока обнаружения и коррекции ошибок соединен с первым входом третьего регистра,, а второй выход с входом управления и первым входом арифметического блока, второй вход которого подключен к первому выходу блока управления, третий вход — к выходу третьего регистра, а первый выход — ко входу первого регистра, выход которого соединен с входом генератора контрольных сигналов, выход которого подключен к первому входу второго регистра, выход которого является выходом устройства С21.

Недостатком известного устройства является низкое быстродействие, так как необходимо из проверяемой памяти переслать код микропрограмм проверки в блок управления, и только после пересылки ведется контроль

1092 з проверяемого устройства, за .счет чего увеличивается время контроля, а также необходимо, чтобы часть памяти проверяемого устройства, в которой хранится микропрограмма про5 верки, была заведомо исправна, это

-затрудняет наладку и снижает досто— верность контроля, Цель изобретения — повышение быстродействия устройства, 10

Поставленная цель достигается тем, что в устройство для контроля блоков памяти, содержащее блок управления, один из входов которого подключен к выходу компаратора, регистры с первого по шестой, мультиплексоры, арифметико-логический блок, первый элемент НЕ и первый элемент И-HE причем выходы первого мультиплексора подключены ко входам первого регистра, выходы которого соединены с одним иэ входов арифметико-логического блока, выходы которого подклю-. чены ко входам второго и третьего регистров, и одним из входов второго мультиплексора, выходы которого соединены с входами четвертого регистра, выходы второго регистра подключены к одним из входов первого мультиплексора, введены блок памяти микрокоманд, сумматор по модулю два, третий мультиплексор, накопитель, седьмой и восьмой регистры, дешифратор, блок перерь|вания, блок ввода данных, блок вывода данных, блок ввода управляющих сигналов и блок вывода адреса, причем входы пятого регистра соединены с выходами третьего регистра, входы и выходы шестого регистра подключены со40 ответственно к выходам четвертого регистра и ко входам блока вывода адреса, выходы седьмого регистра соединены с входами блока памяти микрокоманд, выходы которого под45 ключены ко входам восьмого регистра, одни из выходов которого соединены соответственно с одними из входов седьмого регистра, с одними из входов дешифратора, с входами сумматора по модулю два, с управляющими входами первого, второго и третьего мультиплексоров, накопителя, арифметика-логического блока и компаратора, с первым входом первого элемента И-НЕ и с одним из входов блока 55 прерывания, другие входы седьмого регистра подключены соответственно к выходам дешифратора и к выходам второго регистра и другим входам де шифратора, одни нэ входов трстьего мультиплексора соединены соответственно с выходами второго регистра и с выходами четвертого регистра, а выходы подключены ко входам накопителя, выхопы которого соединены с другими входами арифметико-логического блока и второго мультиплексора,, другие входы блока управления подключены соответственно к выходам блока ввода управляющих сигналов к другим выходам восьмого регистра и к выходу сумматора по модулю два, выходы блока управления соединены соответственно с входом первого элемент- НЕ и вторым входом первого элемента И-НЕ, с управляющими входами регистров и блока вывода данных, входы которого подключены к выходам пятого регистра, и одним из входов компаратора, другие входы которого соединены с выходами блока ввода данных и другими входами первого мультиплексора, выходы блока вывода адреса, входы блока ввода данных и выходы блока вывода данных являются соответственно адресными выходами и информационными входами и выходами устройства, входы пуска, останова и режима ожидания блока управления и другие входы третьего мультиплексора являются управляющими входами устройства, входами и выхоцами прерывания которого являются другие входы и выходы блока прерывания, а выходами обращения — выходы первого элемента, HE и первого элемента

И-НЕ.

Кроме того блок прерываний содержит триггеры, формирователи одиночных импульсов, второй элемент НЕ, элемент И и элементы согласования, причем выход первого элемента согласования соединен с первым входом элемента И, выход которого подключен к счетному входу первого триггера, установочный вход которого соединен с выходом первого и входом второго формирователей одиночных импульсов, выход второго элемента согласования подключен к, входу первого формирователя одиночных импульсов и входу второго элемента HE выход которого соединен со счетным входом второго триггера, вход установки которого подключен к выходу второго формирователя одиночных импульсов, выходы первого и второго триггеров соединены

1092569 соответственно с входами третьего и четвертого элементов согласования„i выходы которых являются выходами блока, одним из входов которого является второй вход элемента И, а 5 другими входами — входы первого и второго элементов согласования.

На фиг. 1 представлена функциональная схема предложенного устройства, на фиг. 2 и 3 — функциональные схемы блока прерываний и блока управления соответственно.

Предложенное устройство содержит (фиг, 1) блок ) ввода управляющих сигналов, первый элемент И-НЕ 2, блок 3 ввода данных, блок 4 вывода данных, блок 5 вывода адреса, блок . 6 управления, комларатор 7, первый

8 и второй 9 регистры, дешифратор

10, первый мультиплексор )1 третий регистр !2 для хранения данных, блок 13 памяти микрокоманд, четвертый регистр 14 для хранения адреса, сумматор 15 по модулю два, арифметико-логический блок 16, пятый регистр 17 для буферного хранения дан" ных, второй мультиплексор 18, накопитель 19, третий мультиплексор

20, шестой регистр 21 для буферного хранения адреса, седьмой регистр 30

22 для хранения адреса микрокоманд, восьмой регистр 23 для хранения микрокоманд, клавиши входов пуска

24 и останова 25 блока управления, управляющие входы 26 и 27 устройства,35 . индикаторы 28-30, клавишу входа 31 режима ожидания блока управления и блок 32 прерывания, Блок прерываний содержит (фиг.2) первый 33 и второй 34 элементы со- 40 гласования, элемент И 35, первый

36 и второй 37 триггеры„ первый 38 и второй 39 формирователи одиночных импульсов, второй элемент НЕ 40, третий 41 и четвертый 42 элементы 4s

I согласования.

Блок управления содержит (фиг. 3) кварцевый генератор 43 импульсов, триггеры 44-53, генераторы 54 и 55 одиночных импульсов, элементы

5О

И-НЕ 56 и 57, элементы HE 58, элементы И 59-64 и элементы ИЛИ 65-67, первый элемент НЕ 68, Индикаторы 28-30 выполнены в виде светодиодов. Блок 1 и блок 3 реализованы на интегральных микросхемах ИМС К559 ИП2, блоки 4 и 5 — на

HMC К559 ИП1, регистр 22 — на

HNC К155 ЛРЗ, регистры 12, 17, 8, 9 и 14, регистры 21 и 23 — на

ИМС К)55 ТМ8. Мультиплексоры 11 и 18 реализованы на ИМС К155 КП2, мультиплексор 20 †. на ИМС К155 ЛР1, арифметика-логический блок 16 — на

ИМС К155 ИПЗ, накопитель )9 — на

ИИС К155 РУ2, Дешифратор 10 реализован на ИМС К155 КП1, сумматор 15— по схеме сложения по модулю два с сорока входами, Блок 13 памяти микрокоманд представляет собой блок постоянной памяти и реализован на

HNC К556 РТ4.:

Устройство для контроля блоков памяти работает следующим образом.

В блок 13 (фиг. 1) зашиты тесты контроля проверяемого блока памяти.

Устройство может работать в режиме залиси информации в ячейки памяти или регистры проверяемого блока памяти и в режиме чтения информации из ячейки памяти или регистра проверяемого блока памяти.

При подаче логической единицы на вход 24 вырабатываются синхронизирующие сигналы на выходах триггеров 50, 5), 44 и 48 (фиг, 3), на выходе генератора 55 вырабатывается сигнал, по которому тестовая информация из блока 13 заносится в регистр 23, на выходах которого выставляется

:код микрокоманд, Выходные сигналы регистра 23 являются управляющими сигналами для соответствующих блоков устройства, кроме того, все сигналы с выходов регистра 23 поступают на сумматор 15, который осуществляет контроль считанной информации из блока 13 по паритету. Сигналы условий перехода поступают из регистра 23 на один из входов дешифратора 10, который в зависимости от кода условий определяет, какой из битов регистра 9 определяет нулевой разряд адреса микрокоманды, тем самым меняется естественный порядок следования микрокоманд. Сигналы адреса кода микрокоманд с выходов регистра 23 поступают на входы регистра 22 и определяют код адреса микрокоманд, находящихся в блоке 13.

Сигнал управления регистром 8 поступает на вход блока 6, где с учетом сигналов синхронизации вырабатывается на выходе элемента И 62 сигнал занесения в регистр 8, поступающий на управляющий вход регистра 12.

1092569

Сигнал управления регистром 9 с выхода регистра 23 поступает на входы блока 6, где с учетом сигналов синхронизации вырабатывается на выходе элемента И 59 сигнал занесения информации в регистр 9.

Сигнал управления регистром 12 поступает иэ регистра 23 на вход блока 6, где с учетом сигналов синхронизации вырабатывается на выходе элемента И 60 сигнал занесения данных, поступающий на управляющий вход регистра !2, Сигнал управления регистром 14 поступает из регистра

23 на вход блока 6, где с учетом сигналов синхронизации вырабатывается на выходе элемента И 61 сигнал занесения адреса в регистр 14.

Сигналы управления блоком 16 поступают иэ регистра 23 на управляющие входы блока 16 и определяют функции, выполняемые блоком 16 над входной информацией, поступающей на

его входы.

Сигналы управления накопителем

19 поступают из регистра 23 на управляющие входы накопителя 19 и определяют режим работы и адрес слова в накопителе 19, который предназначен для хранения промежуточных результатов вычислений, Сигналы управления компаратором 7 поступают из регистра 23 на управляющие входы компаратора 7 и определяют выдачу результата операции сравнения, который поступает на вход блока 6.

Сигналы управления мультиплексорами поступают иэ регистра 23 на управляющие входы соответственно мультиплексоров 11, 20 и 18 и определяют режим их работы.

Сигнал операции "Запрос" поступает из регистра 23 на блок 6, в котором на выходе триггера 53 вырабатывает сигнал "Запрос", который поступает на вход элемента НЕ 68 и с его выхода — в проверяемый блок памяти.

Сигнал код операции поступает иэ регистра 23 на входы элемента И 2 и определяет код операции обращения к проверяемому блоку памяти, а Так" же поступает на вход блока 6, где с учетом наличия сигнала "Запрос" из регистра 23 вырабатывается на выходе элемента И 64 сигнал, который поступает на управляющий вход

5 !

О !

40 блока 4 и разрешает выдачу данных на выход устройства.

Сигнал .условий перехода поступает из регистра 23 на вход регистра 22 и определяет адрес следуюс щей микрокоманды, при этом адрес следующей микрокоманды будет определяться адресом,.считанным из предыдущей микрокоманды, который поступает на другие входы регистра 22, а значение нулевого бита адреса микрокоманды (О ) определяется дешифратором 10 и поступает с его выхода на вход регистра 22.

Сигнал старших битов адреса микрокоманд формируются по схемам, аналогичным схеме формирования первого бита адреса микрокоманды, Сигнал занесения информации из регистра 9 в регистр 22 поступает иэ регистра 23 на входы регистра 22 и определяет, что код адреса следующей микрокоманды определяется зна1 чениями битов регистра 9. Сигналы кода константы из регистра 23 поступа" ют на входы мультиплексора 11. Код константы используется при формировании адреса следующей микрокоманды, данных на запись, адреса обращения.

Сигнал микрооперации прерывания поступает на вход блока 32 и опреде ляет выдачу сигнала "Разрешение прерывания" на выходы прерывания уст.ройства, а также поступает на входы блока 6 и определяет работу устройст ва в режиме прерывания. Блок б вырабатывает сигнал занесения адреса микрокоманд на выходе триггера 48 и на выходе генератора 54 †сигнал занесения данных и адреса в регистры 17 и 21, которые поступают соответственно на входы регистров 22, 17 и 21.

По коду константы, поступающему из регистра 23, сигналам с входов

26 и 27.и в соответствии с заданным алгоритмом блок 16 формирует адрес обращения, который поступает через регистр 14 на регистр 21, и формирует данные обращения, которые поступают через регистр !2 в регистр !

7; данные обращения и адрес обращения поступают с регистров 17 и 2) на блок 4 и блок 5 соответственно, и с их выходов — в проверяемый блок памяти, причем данные передаются только при выполнении операции "3aпись . Не дожидаясь окончания вым

1092569 полнения обращения, т,е. не дожидаясь сигнала отнета на входе блока в случае выполнения операции

"Записи" ици ответа на входах блока 1 и блока 3 в случае операции 5

"Чтение", блок 6 производит подготовку к следующему обращению, формирует адрес обращения, данные обращения и хранит эти данные и адрес в регистрах 12 и 14 соответст- 10 венно до окончания текущего обращения, В случае операции ×òåíèe данчые, считанные с регистра или ячейки памяти проверяемого блока через 15 блок 3 поступают на компаратор 7 для сравнения с данными, сформиро" ванными по алгоритму,, содержащемуся н блоке 13, и хранящимися на регистре 17. Если в -считанных данных об- 70 наружена ошибка, то по выходному сигналу компаратора 7 блок б прекратит выполнять обращение, и на индикаторах 29 и 28 будут индициронаться разряды, по которым произошло несовпадение.

В случае отсутствия ошибки в считанных данных выполняется следующее обращение, при этом информация с регистра 12 и регистра. 14 заносится 30 н регистр 17 » регистр 21 соответст1 венно и поступает на выходы устройства через блоки 4 и 5 и элементы И-НЕ 2, НЕ 68, куда также поступают код операций и сигнал запроса. gg

В случае выполнения операции

"Запись", данные из регистра 17 по- ступают через блок 4 на проверяемый блок памяти, в,случае выполнения <0 операции ×òåíèå" данные из регистра 17 поступают на компаратор 7 для сравнения с данными, считанными из проверяемого блока памяти.

До окончания текущего обращения по адресу микрокоманды следующего обращения считывается из блока 13 код следующей микрокоманды и ведется подготовка к следующему обращению, при этом формируются данные обращения и заносятся в регистр 12, адрес следующего обращения заносится в регистр 14, а также формируется адрес следующей микрокоманды.

Количество микрокоманд, которые используются для подготовки к следующему обращению, зависит от алгоритма контроля.

Работа устройства продолжается до выполнения программы контроля °

Она может быть остановлена сигналом на входе 25.

Предложенное устройство может применяться для контроля алфянитноцифрового печатающего устройства (АЦПУ) или аналогичных устройств, при этом предложенное устройство производит чтение информации из регистра состояний. тем самым проверяет готовность АЩ1У просиять информацию, и если код регистра состояний разрешает запись, устройство производит запись информацйи н регистр данных проверяемого АЦПУ. По распечатке, вьданной АЦПУ, определяется его работоспособность, При контроле блока памяти производится запись и счит.лвание информации по всем адресам памяти. При наличии сигнала на входе 31 устройство будет работать н режиме "Ожидание

Необходимость работы н режиме "Ожидание" возникает н том случае, если данные следующего обращения зависят от значений данных,,считанных при предьдущем обращении. В режиме

"Ожиданиеп подготовка к следующему обращению производится только после окончания предыдущего обращения, т.е. после приема считанных данных предьдущего обращения на входы блока 3 и ответа проверяемого блока памяти, т.е. поступлении сигнала на вход блока

Предложенное устройство может

Нести проверку внешних устройств, которые могут быть задатчиками, т.е. таких устройств, которые выставляют прерывание на интерфейс, и получив разрешение на прерывание, передавать информацию по интерфейсу. Для работы н режиме прерывания, устройство записывает н регистр состояния проверяемого устройства код, разрешающий подготовку к вьдаче сигнала прерывания на интерфейс. Приняв на вход элемента согласования 33 блока 32 (фиг, 2) запрос на прерывание, устройство вырабатывает сигнал разрешения прерывания, который с выхода элемента согласования 41 через интерфейс поступает в проверяемое устройство, которое вырабатывает сигнал прерывания, поступающий на вход элемента согласования 34, при этом на входы блока 3 поступан т контроли1092569 руемые данные (например, вектор прерывания). По окончании процедуры прерывания вырабатывается сигнал "Конец прерывания" на выходе элемента согласования 42 блока 32, который выдается на выход устройства.

Так как предложенное устройство позволяет вести обмен с проверяемым устройством через интерфейс, то обеспечивается проверка периферийных и оперативных запоминающих устройств, алгоритм обмена информации которых соответствует требованиям интерфейса. Устройство позволяет обнару- 15 живать ошибки в считанных данных (например, при проверке ОЗУ), фиксировать биты несоответствия, а также адрес обращения, по которому произошла ошибка, в случае обнаружения 20 ошибки устройство переходит в режим

"Останов", при этом высвечиваются на индикаторах адреса и данные, в которых произошла ошибка. Кроме тоro устройство позволяет контролировать алгоритм рабаты проверяемых блоков памяти, анализируя считанные коды регистров состояния, оно эффективно при прогоне контролируемых блоков памяти, так как позволяет на микропрограммном уровне организовать длительный. прогон нескольких однотипных блоков памяти.

Таким образом, предложенное устройство обеспечивает высокое быстродействие при контроле, так как оно ведет обмен информацией только с проверяемым блоком памяти, а также за счет того, что подготовка данных и адреса следующего обращения производится, не ожидая окончанья предыдущего обращения, сокращения оборудования< для наладки, проверки и прогона проверяемых устройств, что повышает надежность устройства; и удешевление процесса наладки, проверки и прогона периферийных и оперативных запоминающих устройств.

I (7

С2

f7

Col

ЯРиР .

ЦЦЩЦИ 3ЯКаЗ 3262/ЗЬ ТИРаж 575 ПОУ2ИСЫОЕ

Фклллл, ППЛ Лллеект, r.улгород, ул.Проектккл,