Ячейка памяти (ее варианты)

 

1. Ячейка памяти, содержащая триггер, первый и второй входывыходы которого соединены с истоками соответственно первого и второго транзисторов выборки, стоки которых являются соответственно первым и вторым числовыми входами ячейки, затворы транзисторов выборки являются адресным входом ячейки, первьй и второй запоминакицие МНОП-транзисторы, затворы которых являются входом записи ячейки,первый и второй ключевые транзисторы,затворы которых являются управляющим входом ячейки, отличающа яс я тем, что, с целью повьшения надежности записи информации,истоки первого и второго запоминающих МНОП-транзисторов соединены соответственно с первым и вторьм выхо дами триггера, стоки первого и второго запоминающих МНОП-транзисторов соединены с истоками соответственно (Л первого и второго ключевых транзисторов , стоки которых соединены с шиной питания. 18Ю11 П 6ел о сь

COI03 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК,,5„С 1) С 11/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMV СВИДЕТЕЛЬСТВУ

17

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3537115/24-24 (22) 29.11.82 (46) 23.09.84. Бюл. ¹ 35 (72) А.И. Мальцев, В.А. Милошевский, А.П. Нагин, В.М. Тюлькин, Ю.P. Чернышев, Н.А. Куварзин, А.И. Однолько и В.И. Соломоненко .(53) 621.327.6 (088.8) (56) 1. Патент США № 4248915, кл. 365/154, опублик. 1981.

2. IEEE TRANS on EIekronic Dev.

1978, v. FD-25, № 8, с. 1066 (про.тотип). (54) (EE ВАРИАНТЫ). (57) 1. Ячейка памяти, содержащая триггер, первый и второй входывыходы которого соединены с истоками соответственно первого и второго транзисторов выборки, стоки которых являются соответственно

18

„„Я0„„1115106 А первым и вторым числовыми входами ячейки, затворы транзисторов выборки являются адресным входом ячейки, первый и второй запоминающие

МНОП-транзисторы, затворы которых являются входом записи ячейки, первый и второй ключевые транзисторы,затворы которых являются управляющим входом ячейки, отличающаяс я тем, что, с целью повышения надежности записи информации, истоки первого и второго запоминающих

МНОП-транзисторов соединены соответственно с первым и вторым выходами триггера, стоки первого и второго запоминающих МНОП-транзисторов соединены с истоками соответственно первого и второго ключевых транзисторов, стоки которых соединены с шиной питания.

1115106

2. Ячейка памяти, содержащая триггер, первый и второй входы-выходы которого соединены с истоками соответственно первого и второго транзисторов выборки, стоки которых являются соответственно первым и вторым числовыми входами ячейки, затворы транзисторов выборки являются адресным входом ячейки, первый и второй запоминающие МНОП-транзисторы, затворы которых являются входом записи ячейки, первый и второй ключевые

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в энергонезависимых ЗУ с произвольной выборкой информации. 5

Известна ячейка памяти, выполнен- ная на основе триггера на СДП-транзисторах (13.

Недостатком этой ячейки памяти заключается в потере хранимой информации при отключении питания, Найболее близкой к предлагаемой по технической сущности и достигаемому результату является ячейка . энергонезависимого ЗУ, содержащая триггер с перекрестными связями, образованный парами ключевых ИДП-транзисторов и нагрузочных элементов,а также по два транзистора выборки, ИДП-транзистора с изменяемым по- 20 рогом и коммутирующих > II-транзисторов, причем затворы этих транзисторов подключены соответственно к шинам выборки, записи и коммутации С2 3. 25

Недостатком известного устройства является ненадежная перезапись информации из транзисторов с изменяемым порогом в триггер после включения питания. Вызвано это тем, 30 что высокоомные нагрузочные элементы включены последовательно с транзисторами с изменяемым порогом включения, вследствие чего через транзисторы с изменяемым порогом текут малые токи (10 " -10 А)

При таких токах ширина петли (разность затворных потенциалов при одинаковом токе) у транзисторов транзисторы, затворы которых являются управляющим входом ячейки, о тл и ч а ю щ а я с я тем, что, с целью повышения надежности записи информации, истоки первого и второго ключевых транзисторов соединены с шиной нулевого потенциала, их. стоки подключены к истокам соответственно первого и второго запоминающих

СНОП-транзисторов, стоки которых сое; динены соответственно с первым и вто-, рым входами-выходами триггера. с изменяемым порогом на порядок меньше, чем при токах в диапазоне

*4 -3

10 -10 А и состазляет десятые доли вольта. Кроме того, относительный разброс сопротивления высокоомных нагрузочных элементов существенно превышает разброс сопротивления низкоомных транзисторов и может достигать 100Х. Последние два фактора и обуславливают ненадежную перезапись информации иэ транзисторов с изменяемым порогом в триггере при включении питания.

Цель изобретения — повышение надежности записи информации.

Поставленная цель достигается тем, что в ячейке памяти, содержащей триггер, первый и второй входы-выходы которого соединены с истоками соответственно первого и второго транзисторов выборки, стоки которых являются соответственно первым и вторым числовыми входами ячейки, затворы транзисторов. выборки являются адресным входом ячейки, первый и второй запоминающие ЙНОПтранзисторы, затворы которых являются входом записи ячейки, первый и второй ключевые транзисторы, затворы которых являются управляющим входом ячейки, истоки первого и второго запоминающих ИНОП-транзисторов соединены соответственно с первым и вторым выходами триггера, стоки первого и второго запоминающих

ИНОП-транзисторов соединены с истоками соответственно первого и второго ключевых транзисторов, стоки которых соединены с шиной питания.

06 4 редством ключевых транзисторов 15 и 16 к шине 6 нулевого потенциала.

Ячейка памяти по первому варианту работает следующим образом.

При наличии напряжения питания

Ъ на шине 3 в триггере 1 может быть записана информация, для чего на раздельные шины 11 и 12 подаются соответственно уровни высокого (+5V) и нулевого (0V) потенциалов, либо наоборот 0 и +5V. Положим для определенности, что запись логической

1t 11

1 соответствует подаче высокого потенциала на шину 11 и низкого на шину 12, а запись логического

1! 1!

О подаче низкого потенциала на шину 11 и высокого на шину

12. При этом на шину 17 подается положительный потенциал (+5Ч). В результате этого при записанной логической "1" триггер устанавливается в состояние, когда потенциал на выходе 9 высокий, а на выходе

10 низкий. Это состояние сохраняется после понижения потенциала на шиче 17.

Для считывания состояния ячейки необходимо подать положительный потенциал на шину 17, контролируя при этом потенциал на шинах 11 и

12. Высокий потенциал на шине 11 и низкий на шине 12 свидетельствует о том,что в ячейке хранится логическая "1".

11151

Ячейка памяти по второму варианту 55 (фиг.2) отличается от первого лишь тем, что транзисторы 13, 14 и

МНОП-транзисторы подключены посз .В ряде случаев, однако, желательно иметь возможность переносить информацию из МНОП-транзисторов в триггер не только в момент включения питания, но также и в процессе работы ячейки памяти без сняти питания.

Пост авленн ая цель дос тига ется тем, что в ячейке памяти, содержащей триггер, первый и второй входы- выходы которого соединены с истоками 10 соответственно первого и второго транзисторов выборки, стоки которых являются соответственно первым и вторым чисповыми входами ячейки,затворы транзисторов выборки являются адресным входом ячейки, первый и второй запоминающие МНОП-транзисторы, затворы которых являются входом записи ячейки, первый и второй ключевые транзисторы, затворы которых яв- 2р ляются управляющим входом ячейки, истоки первого и второго ключевых транзисторов соединены с шиной нулевого потенциала, их стоки подключены к истокам соответственно первого и второго запоминающих МНОП-транзисторов, стоки которых соединены соответственно с первым и вторым входами-выходами триггера.

На фиг.1 и 2 представлены принципиальные электрические схемы вариантов ячейки памяти.

Ячейка памяти по первому варианту (фиг.1) содержит триггер 1, состоящий из нагрузочных элементов 2, например поликремниевых резисторов, 35 подключенных к шине 3 питания и ключевых МДП-транзисторов 4 и 5, истоки которых соединены с шиной 6 нулевого потенциала, транзисторы

7 и 8 выборки, соединяющие выходы

9 и 10 триггера 1 с разрядными ши:нами 11 и 12 соответственно, а также запоминающие МНОП-транзисторы

13 и 14 с изменяемым порогом включе45 ния, которые подключены непосредственно к выходам 9 и 10 триггера 1 и через посредство ключевых транзисторов 15 и 16 к шине 3 питания .

Затворы транзисторов выборки, МНОП-транзисторов и ключевых транзисторов подключены соответственно к шинам выборки 17, записи 18 и коммутации 19.

Для того, чтобы информация не разрушилась, при отключении питания необходимо до отключения питания подать на шину 18 импульс записи

+25Ч длительностью 1 мс. При этом потенциалы шин 17 и 19 должны быть нулевыми, Во время, импульса записи у транзисторов 13 или 14 изменяются пороги включения в зависимости от состояния ячейки. В частности, если она находится в состоянии "1" (потенциал выхода 10 низкий), то порог транзистора 14 увеличивается. Таким образом, информация хранится теперь в виде соотношения порогов транзисторов

13 и 14 и может сохраняться длительное время (месяцы и годы) при отключенном питании. При повторном включении питания информация может быть вновь переписана в триггер.

Для этого в шину 18 и 19 следует подать положительный потенциал, а затем подать питание на шину 3.

1115106

7У

12

Риа 2

ВНнщщ Заказ 6779/38 Тираж 574 Псдписное

Филиал ППП П атеит1, г. Ужгород, ул.Проектная,4

При этом через открытые транзисторы 13 и 15 положительный потенциал подается на выход 9 триггера (транзистор 14 при этом закрыт), и трйггер устанавливается в состояние логической "1". После этого на шину

18 подается напряжение стирания . амплитудой — 25V длительностью 1 мс, в результате чего пороги транзисторов 13 и 14 становятся низкими, и ячейка вновь готова к переводу информации иэ триггера в транзисторы

13 и 14 перед очередным отключением питания.

Ячейка памяти по второму варианту (фиг.2) работает следующим образом.

Запись в триггер 1 информации, заданной на разрядных шинах 11 и 12, считывание информации из триггера 1 в транзисторы 13 и 14 осуществляется также, как и в первом варианте.

До обратного переноса информации из транзисторов 13 и 14 в триггер

1 на шины 18 и 19 следует подать положительный потенциал .

Следует отметить, что при этом в триггер 1 заносится информация инверсная той, которая была занесена в транзисторы 13 и 14. Поэтому следует подать импульс стирания на транзисторы 13 и 14, затем описанным выше образом еще раз переписать информацию из триггера 1 в эти транзисторы и вновь из этих транзисторов в триггер 1. В результате перечисленных выше операций информация переносится из транзисторов 13 и 14 в триггер 1 беэ инверсии.

Иэ фиг.1,2 и описания работы схемы следует, что в обоих представленных вариантах токи перезаряда выходов

10 9 и 10 триггера, протекающие через транзисторы 13 и 14 ограничиваются

\ лишь сопротивлением ключевых транзисторов 15 и 16 и могут достигать величины 10 " -10 А. Вследствие

15 этого ширина петли транзисторов 13 и

14 составит единицы вольт, за счет чего токи, текущие через транзисторы

13 и 14 отличаются один от другого на 4-5 порядков. Это обеспечивает

20 надежную перезапись информации из транзисторов 13 и 14 в триггер 1 даже при значительном разбросе параметров нагрузочных элементов 2, транзисторов

5, 4 и 13-16. Это позволяет не ме25 нее чем вдвое увеличить выход годных при изготовлении ЗУ на основе предлагаемых ячеек памяти вследствие того, что в предлагаемой ячейке памяти перестал быть критическим такой параметр, как ширина петли MHOIIa при малых токах (10. — 10 А), являющийся основной причиной неработоспособности ячеек памяти в прототипе.