Преобразователь кода системы остаточных классов в позиционный код

 

ПРЕОБРАЗОВАТЕЛЬ КОДА СИСТЕ , Ш ОСТАТОЧНЫХ КЛАССОВ В ПОЗИЦИОННЫЙ КОД, содержащий блок управления, первый сумматор, первый триггер, два элемента И, элемент Ш1И, причем прямой выход первого триггера соединен с управляющим входом сумматора , блок управления содержит генератор тактовых импульсов, триггер и элемент И, причем выход генератора тактовых импульсов соединен с первым входом элемента И, второй вход которого соединен с прямым выходом триггера, отличающийся тем, что, с целью повышения быстродействия , преобразователь содержит три регистра сдвига, блок умножения , два сумматора, формирователь дополнительного кода, переключатель основания, переключатель диапазона, коммутатор, четьфе элемента И, два элемента задержки, второй триггер, блок управления содержит делитель частоты, распределитель, генератор одиночных импульсов, второй и третий элементы И, первый и второй элементы ИЛИ, элемент задержки,, причем вь1ход первого элемента И соединен с информационным входом делителя частоты и с первыми входами второго и третьего элементов И, инверснмн выход генератора тактовых импульсов соединен с тактовым входом генератора одиночных импульсов, выход которого соединен с единичным входом триггера, вторые входы второго и третьего элементов И соединены соответственно с выходами первого и второго элементов ИЛИ, выход делителя частоты соединен с входом распределителя и входом элемента задержки, первые входы первого и второго элементов ИЛИ соединены с выходом второго разряда распределителя и myльcoв, выходы первого и третьего разрядов которого соединены соответственно с вторыми входами первого и второго элементов ИЛИ, импульсный выход треjbero разряда распределителя импульсов соединен с нулевым входом триггера , причем в преобразователе единичные входы первого и второго триггеров ,соединены соответственно с выходами первого и второго элементов И, первый вход первого и первый вход второго элементов И соединены соответственнос выходами последнего и первого разрядов первого регистра сдвига, информационный вход которого соединен с выходом третьего элемента И, первый и второй выходы которого соединены соответственно с первым входом элемента ИЛИ и выходом второго сумматора , выход блока умножения соединен с первым входом первого сумматора, выход которого соединен с первым входом третьего сумматора, выход первого регистра сдвига соединен с инфор

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3(511 С 06 < 5/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГП4Й

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCH0MV СВИДЕТЕЛЬСТВУ (21) 3592121/18-24 (22) 17.05.83 (46) 30.09.84. Бюл.К 36 (72) В.Л.Баранов и F,.À.Смичкус (7 1) Ордена Ленина институт кибернетики им. В.M. Глушкова (53) 68 1.33(088.8) (56) 1. Авторское свидетельство СССР

1574.714„кл. G 06 5/00, 1975.

2. Авторское свидетельство СССР

9924695, кл. G 06 г 5/02, 1979 (прототип). (54)(57) ПРЕОБРАЗОВАТЕЛЬ КОЛА СИСТЕМ- ОСТАТОЧНЫХ КЛАССОВ В ПОЗИЦИОННЫЙ

КОЛ, содержащий блок управления, первый сумматор, первый триггер, два элемента И, элемент ИЛИ, причем прямой выход первого триггера соединен с управляющим входом сумматора, блок управления содержит генератор тактовых импульсов, триггер и элемент И, причем выход генератора тактовых импульсов соединен с первым входом элемента И, второй вход которого соединен с прямым выходом триггера, отличающийся тем, что, с целью повышения быстродействия, преобразователь содержит три регистра сдвига, блок умножения, два сумматора, формирователь дополнительного кода, переключатель основания, переключатель диапазона, коммутатор, четыре элемента И, два элемента задержки, второй триггер, блок управления содержит делитель частоты, распределитель, генератор одиночных импульсов, второй и третий элементы И, первый и второй элементы ИЛИ, элемент задержки,, причем выход первого элемента И соединен,SU„„1116424 A с информационным входом делителя частоты и с первыми входами второго и третьего элементов И, инверсный выход генератора тактовых импульсов соединен с тактовым входом генератора одиночных импульсов, выход которого соединен с единичным входом триггера, вторые входы второго и третьего элементов И соединены соответственно с выходами первого и второго элементов ИЛИ, выход делителя частоты соединен с входом распределителя и входом элемента задержки, первые входы первого и второго элементов ИЛИ соединены с выходом второго разряда распределителя импульсов, выходы первого и третьего разрядов которого соединены соответственно с вторыми входами первого и второго элементов ИЛИ, импульсный выход третьего разряда распределителя импульсов соединен с нулевым входом триггера, причем в преобразователе единичные входы первого и второго триггеров соединены соответственно с выходами первого и второго элементов И, первый вход первого и первый вход второго элементов И соединены соответственно,. с выходами последнего и первого раз рядов первого пегистпа сдвига, информационный вход которого соединен с выходом третьего элемента И, первый и второй выходы которого соединены соответственно с первым входом элемента ИЛИ и выходом второго сумматора, выход блока умножения соединен с первым входом первого сумматора, выход которого соединен с первым входом третьего сумматора, выход первого регистра сдвига соединен с инфор1116li 24 мационным входом формирователя допоз нительного кода, выход которого соединен с первыми входами второго сумматора и четвертого элемента И, выхоц которого соединен с первым входом блока умножения, второй вход которого соединен с выходом переключателя основания, информационный вход второго регистра сдвига соеди-. нен со своим выходом, со вторым входом второго сумматора и первым входом пятого элемента И, выход которого через первый элемент задержки соединен с вторым входом первого сумматора, прямой выход первого триггера соединен с вторым входом элемента ИЛИ, выход которого соединен с входом управления формирователя дополнительного кода, выход третьего сумматора соединен с информационным входом третьего регистра сдвига, входы ввода данных которого соединены с выходами переключателя диапазона, прямой выход второго триггера соединен с входом управления коммутатора, выход которого соединен с вторым вхо дом третьего сумматора, выход третьего регистра сдвига соединен с первым входом шестого элемента И с первым информационным входом коммутатора, второй информационный вход которого соединен через второй элемент задерж. ки с выходом шестого элемента И, второй вход которого соединен с инИзобретение относится к вычислительной технике, предназначено для преобразования чисел из системы остаточных классов в позиционный код и может быть использовано в цифровых системах автоматики и телемеханики.

Известен преобразователь чисел, содержащий двоччный накапливающий счетчик, элемент сравнения, приемный регистр двоичного числа, суммирующий счетчик по модулю, элемент поразрядного сравнения, приемный регистр остатка кодового слова, многовходовой элемент И, триггер версным выходом первого триггера, вход сброса формирователя дополнительного коца соединен с вторыми входами первого и второго элементов И и выходом элемента задержки блока управления, вход запуска генератора одиночных импульсов которого соединен с входом "Пуск" преобразователя первый вход элемента ИЛИ соединен с выходом первого разряда распределителя блока управления, входы управления занесением информации первого, второго и третьего сдвиговых регистров соединены с выходом генератора одиночных импульсов блока управления, выход второго элемента И которого соединен .с входами управления сдвигом первого и второго регистров сдвига, вход управления сдвигом третьего регистра сдвига соединен с выходом третьего элемента И блока управления, выход второго разряда распределителя которого соединен с вторыми входами четвертого и пятого элементов И, нулевые входы первого и второго триггеров соединены с импупьсным выходом третьего разряда распределителя блока управления, входы ввода данных первого и второго регистров сдвига являются первым и вторым информационными входами преобразователя, выходом которого является вы од данных третьего сдвигового ре1

&истра . управления и переключатель режима работы (1).

Недостаток известного преобразователя — низкое быстродействие.

Наиболее близким по технической сущности к изобретению является преобразователь кода системы остаточных классов в позиционный код, содержащий блок управления, сумматор, блок констант, и + 1 счетчиков, / триггер, два элемента И и элемент .

ИЛИ, причем установочные входы первых и счетчиков являются входами преобразователя, счетные их входы подключены к первому входу элемента

t 1 56424

ИЛИ и первому выходу блока управления, второй выход которого соединен единичным входом триггера и первым входом управления сумматора, второй управляющий вход которого 5 соединен с выходом триггера, первым входом первого элемента И и управляющим входом И+ 1)-ro счетчика, установочный вход которого соединен с выходом блока констант, вход которого соединен с выходом о -го счетчика, выход устройства соединен с выходом сумматора, вход которого соединен с выходом элемента ИЛИ, второй вход которого соединен со.счетным входом (6+1)-го счетчика и выходом первого элемента И, второй вход которого соединен с третьим выходом блока управления, первый и второй входы которого соединены с входом 20

"Пуск" преобразователя и выходом второго элемента И, первый и второй входы которого соединены с выходами соответствующих счетчиков, кроме того, блок управления содержит гене- 5 ратор тактовых импульсов, триггер и элемент И, причем выход генератора тактовых импульсов соединен с третьим выходом блока управления и первым входом элемента И, второй вход 30 которого соединен с вторым выходом блока управления и выходом триггера, единичный и нулевой входы которого соединены с первым и вторым входами блока управления, первый выход кото- З5 рого соединен с выходом элемента И(Я

Недостатком данного преобразователя является также низкое быстродействие.

Цель изобретения — повышение быст.40 родействия.

Поставленная цель достигается тем,что преобразователь кода системы остаточных классов в позиционный код. содержащий блок управления, первый 45 сумматор, первый триггер, первый и второй элементы И, элемент ИЛИ, причем прямой выход первого триггера соединен с управляющим входом сумматора, а также блок управления, содер.50 жащий генератор тактовых импульсов, триггер и элемент И, причем выход

I генератора тактовых импульсов соединен с первым входом элемента И, второй вход которого соединен с прямым 55 выходом триггера, содержит. первый, второй и третий регистры сдвига, блок умножения, два сумматора, фор- мирователь дополнительного кода, переключатель основания, второй триггер, переключатель диапазона, коммутатор, третий, четвертый, пятый и шестой элементы И, первый и второй элементы задержки, а блок управления содержит делитель частоты, распределитель, генератор одиночных импульсов, второй и третий элементы

И, первый и второй элементы ИЛИ, элемент задержки, причем выход первого элемента И соединен с информационным входом делителя частоты и с первыми входами второго и третьего элементов И, инверсный выход генератора тактовых импульсов соединен с тактовым входом генератора одиночньгс импульсов, выход которого соединен с единичным входом триггера, вто рые входы второго и третьего элементов И соединены соответственно с выходами первого и второго элементов

ИЛИ, выход делителя частоты соединен с входом распределителя и входом элемента задержки, первые входы первого и второго элементов ИЛИ соединены с выходом второго разряда распределителя импульсов, выходы первого и третьего разрядов которого соединены соответственно с вторыми входами первого и второго элементов ИЛИ, импульсный выход третьего разряда распределителя импульсов соединен с нулевым входом триггера, причем в преобразователе единичные входы первого и второго триггеров соединены соответственно с выходами первого и второго элементов И первый вход первого и первый вход второго элементов И соединены соответственно с выходами последнего и первого разрядов первого регистра сдвига, информационный вход которого соединен с выходом третьего элемента И, первый и второй входы которого соединены соответственно с первым входом элемента ИЛИ и выходом второго сумматора, выход блока умножения соединен с первым входом первого сумматора, выход которого соединен с первым входом третьего сумматора, выход первого регистра сдвига соединен.с информационным входом формирователя дополнительного кода, выход которого соединен с первыми входами второго сумматора и четвертого элемента И, выход которого соединен с первым входом блока умножения, второй

1116424 вход которого соединен с выходом переключателя основания, информационный вход второго регистра сдвига соединен со своим выходом, с вторым входом второго сумматора и первым входом пятого элемента И, выход которого через первый элемент задержки соединен с вторым входом первого сумматора, прямой выход первого триггера соединен с вторым входом 10 элемента ИЛИ, выход которого соединен с входом управления формирователя дополнительного кода, выход третьего сумматора соединен с информационым входом третьего регистра сдвига, 15 входы ввода данных которого соединены с выходами переключателя диапазона, прямой выход второго триггера соединен с входом управления коммутатора, выход которого соединен 20 с вторым входом третьего сумматора, вьв од третьего регистра сдвига соединен с первым входом шестого элемента И и с первым информационным входом коммутатора, второй информа- 25 ционный вход которого соединен через второй элемент задержки с выходом шестого элемента И, второй вход которого соединен с инверсным выходом первого триггера, вход сброса формирователя дополнительного кода соединен с вторыми входами первого и второго элементов И и выходом элемента задержки блока управления, вход запуска генератора одиночных импуль11 1 сов которого соединен с входом Пуск преобразователя, первый вход элемента . ИЛИ соединен с выходом первого разряда распределителя блока управления, входы управления занесением информа- 40 ции первого, второго и третьего сдви говых регистров соединены с выходом генератора одиночных импульсов блока,. управления, выход второго элемента И которого соединен с входами управле- 45 ния сдвигом первого и второго регист ров сдвига, вход управления сдвигом третьего регистра сдвига соединен

I с выходом третьего элемента И блока управления, выход второго разряда распределителя которого соединен с вторыми входами четвертого и пятого элементов И, нулевые входы первого

: и второго триггеров соединены с импульсным выходом третьего разряда 55 распределителя блока управления, входы ввода данных первого и второго регистров сдвига являются первым и е вторым информационными входами преобра зователя, выходом которого является выход данных третьего сдвигового регистра.

На фиг.1 изображена структурная схема предлагаемого преобразователя, на фиг.2 — то же, блока управления, Схема (фиг.1) содержит блок 1 управления, регистры 2,3 и 4 сдвига, сумматоры 5,6 и 7, блок 8 умножения, формирователь 9 дополнительного кода, переключатель 10 основания, переключатель 11 диапазона, коммутатор 12, триггеры 13 и 14, элементы

И 15-20, элемент ИЛИ 21 и элементы

22 и 23 задержки.

Блок управления (фиг.2) содержит генератор 24 тактовых импульсов, делитель 25 частоты, распределитель

26 импульсов, генератор 27 одиночных импульсов, вход 28, триггер 29, элементы И 30-32, элементы ИЛИ 33 и 34, элемент 35 задержки, выходы

36-42.

Преобразователь кода системы остаточных классов в позиционный код работает следующим образом.

С помощью переключателя 10 уста-! навливают, двоичный код основания Р1 системы Остаточных классов, переключатель 11 устанавливает диапазон представления чисел, равный Р где Р и Р основания системы остаточных классов.

Запуск преобразователя осуществляется сигналом на вход 28 блока

1 управления. По сигналу запуска генератор 27 одиночных импульсов вырабатывает одиночный импульс в паузе между тактовыми импульсами генератора 24 тактовых импульсов. Выходной импульс генератора 27 одиночных импульсов устанавливает триггер

29 в единичное состояние и поступает с выхода 36 блока 1 управления на шины управления регистров 2,3 и 4 сдвига, в которые по этому сигналу вводится исходная информация в виде параллельных двоичных кодов.

Регистры 2 и 3 сдвига содержат и разрядов, а регистр 4 сдвига -М ь

1,разряд.

Параллельные и -1 разрядные двоичные коды остатков о(„ и о считываются с входных шин преобразо вателя и по импульсу пятого выхода

36 блока 1 управления записываются в регистры 2 и 3 сдвига соответст1116424 ненно. Параллельный 2п-2 разрядный двоичный код Г „ Г диапазона представ. ления чисел считывается с переключателя 11 и записывается в регистр

4 сдвига. 5

Блок .1 управления после установки триггера 29 в единичное состояние вырабатывает на выходах следующие управляющие последовательности импульсов.

Тактовые импульсы генератора 24 тактовых импульсов, действующие с частотой 1, делятся делителем 25 частоты в и раз и поступают на вход, трехразрядного распределителя 26 импульсов.

Из выходных сигналов распределителя 26 импульсов элементы ИЛИ 33 и

34 формируют два сигнала, имеющие длительность ?nl j. На выходе элемента 20

ИЛИ 33 действует сигнал логической

"единицы" во время первых 2 ll тактов работы преобразователя чисел, а на выходе элемента ИЛИ 34 устанавливается сигнал логической "единицы" спустя 25

tl тактов после запуска преобразователя чисел и действует в течение следующих 2 и тактов до конца цикла преобразования. Выходные сигналы элементов ИЛИ 33 и 34 управляют эле- М ментами И 31 и 32 соответственно через которые тактовые импульсы генератора 24 тактовых импульсов поступают на четвертый 37 и третий 38 выход блока 1 управления. Таким образом, на выходе 37 блока 1 управления действует последовательность тактовых импульсов в течение первых 26 тактов работы преобразователя чисел, а на третьем 38 выходе — спустя л тактов 40 вырабатывается последовательность тактовых импульсов в течение следующих 2 и тактов.

Выходные импульсы делителя 25 частоты задерживаются элементом 35 за- 45 держки на длительность тактового импульса генератора 24 тактовых импульсов и поступают на второй 39 выход блока 1 управления, на первом

40 и шестом 41 выходах которого дейст50 вуют соответственно сигналы первого и второго разрядов распределителя

26 импульсов.

Сигнал с вьмода 40 блока 1 управления поступает через элемент ИЛИ 21 иа вход управления формирователя 9 дополнительного кода и переводит его в режим формирования дополнительного кода. Под действием последовательнос- ти тактовых импульсов с вьмода 37 блока 1 управления двоичные коды остатков c(„ и о сдвигаются, начиная с младшего разряда, с выходов регистров 2 и 3 сдвига соответственно. Формирователь 9 дополнительного кода преобразует двоичный код остатка oc„ в дополнительный код, который поступает на первый вход сумматора 5.

Последовательный двоичный код, формируемый сумматоров 5 из дополнительного кода остатка с и прямого кода остатка Ы, сдвигаемого с выхода регистра 3 сдвига, записывается через элемент И 17 в регистр 2 сдвига за время и тактов.

Таким образом, спустя И тактов после запуска преобразователя в ре гистре 2 сдвига устанавливается прямой или дополнительный код разности (остатков 1 — с ). Если разность остатков нечетная, то на выходе первого разряда регистра 2 сдвига действует сигнал логическои "единицы".

Если разность остатков четная, то на выходе первого разряда регистра 2 сдвига действует сигнал логического

"нуля". Прямой или дополнительный код разности остатков дает на выходе

И -ro разряда регистра 2 сдвига сигнал логического "нуля" или "единицы" соответственно.

Спустя й- тактов после запуска преобразователя на выходе 39 блока 1 управления вырабатывается импульс, по которому сбрасывается в исходное состояние формирователь 9 дополнительного кода, а также информация первого и и -ro разрядов регистра

2 сдвига, переписывается через элементы И 16 и !5 в триггеры 13 и 14 соответственно. Таким образом, триггер

13 содержит информацию о четности или нечетности разности остатков, а триггер 14 — о знаке разности остатков.

Во вторые И тактов двоичный код разности остатков сдвигается под действием тактовых импульсов с выхода 37 блока 1 управления через формирователь 9 дополнительного кода и элемент И 18 на первый вход блока

8 умножения.

Формирователь 9 дополнительного кода преобразует дополнительный код разности остатков в прямой код, если на его вход управления через

1116424

10 элемент ИЛИ 21 поступает сигнал логической единицы прямого выхода триггера 14 или пропускает без изменения прямой код разности остатков, когда триггер 14 находится в нулевом состоянии.

Следовательно, на выходе формирователя 9 дополнительного кода во время вторых 6 тактов формируется прямой код абсолютной величины разности остатков, который через элемент И 18 поступает, начиная с младшего разряда, на последовательный вход блока

8 умножения. На последнем формируется последовательный двоичный код произведения Р„ /y < с(„ начиная и с младшего разряда.

Сумматор 7 устанавливается в режим суммирования, если триггер 14 устанавливается в единичное состояние (знак разности остатког отрицателен), либо в режим вычитателя, когда триггер 14 находится в нулевом состоянии (знак разности остатков положителен) . В зависимости от режима работы сумматор 7 формирует последовательный двоичный код величины 1. с(. - р,,4. g - 0

Последовательный двоичный код остатка м во время вторых и тактов З0 сдвигается, начиная с младшего разряда, под действием тактовых импульс.ов с выхода 37 блока 1 управления с выхода регистра 3 сдвига и поступает через элемент И 19 и элемент 3g

22 задержки на такт на вход сумматора 7. Элемент 22 задержки обеспечивает сдвиг на один разряд последовательного двоичного кода остатка с по отношению к последовательному 40 двоичному коду произведения, т.е. реализует операцию умножения двоич- . ного кода остатка на два.

КоммуТатор 12 подключает выход ре. гистра 4 к входу сумматора 6., если триггер 13 находится в единичном состоянии (разность остаФков нечетная), либо подключает вход сумматора

6 к выходу элемента 23 задержки . на такт, когда триггер 13 находится в нулевом состоянии (разность остат-, ков четная). Элемент И 20 блокирует вход элемента 23 задержки, если триггер 14 находится в единичном состоянии, (знак разности остатков отрицателен), либо подключает выход регистра 4 сдвига к входу элемента

23 задержки, когда триггер 14 иаходится в нулевом состоянии (знак раз ности остатков положителен) .

Спустя и тактов после запуска преобразователя двоичный код величины Р„ Р сдвигается под действием тактовых импульсов третьего выхода блока 1 управления из регистра 4 сдвига, и начиная с младшего разряда, поступает через коммутатор 12 на вход сумматора 6, когда разность остатков нечетная.

В этом случае на выходе сумматора б формируется последовательный двоичный код вели. чины Р„° Р i с(Р„ д. q- - ) который равен удвоенному значению преобразованного числа. Когда разность остатков четная и знак разности остатков положителен, то двоичный код Р Р сдвигается из регистра 4 сдвига через элемент И 20, элемент 23 задержки на такт и коммутатор l2 на вход сумматора б. Элемент

23 задержки на такт обеспечивает сдвиг на один разряд последовательного двоичного кода величины Р Р по отношению к последовательному двоичному коду, формируемому на выходе сумматора 7, т.е. реализует операцию умножения на два. В этом случае на выходе сумматооа 6 формируется последовательный двоичный код величины P„V Cd q >.1с(. -сЦ l который равен удвоенному значению преобразованного числа.

В том случае, если разность остатков четная и знак разности остатков отрицателен, то элемент И 20 закрыт сигналом с инверсного выхода триггера 14,и на выходе коммутатора

12 действует нулевой двоичный код.

На выходе сумматора 6 формируется в этом случае двоичный код величины

2oL<. .p ld- -с „) который равен удвоенному значению преобразованного числа.

Последовательный двоичный код преобразованного числа с выхода сумматора 6 записывается, начиная с младшего разряда, в регистр 4 сдвига под действием тактовых импульсов с третьего 38 выхода блока 1 управления. Спустя 3 и тактов после запуска преобразователя чисел на импульсном выходе третьего разряда распределителя 26 импульсов формирует. ся импульс, сбрасывающий триггер 29 блоха 1 управления в нулевое состояниа, в котором элемент И 30 блоки1116424

) 2

10 руется. Одновременно этот импульс поступает на седьмой 42 выход блока

1 управления и сбрасывает триггеры

13 и 14 в нулевое состояние. Цикл преобразования чисел эаканчиваетсяг а в регистре 4 сдвига фиксируется двоичный код преобразованного числа.

Разрядность регистра 4 сдвига выбрана так, чтобы младший разряд двоичного кода преобразованного числа (второй разряд удвоенного значения преобразованного числа) в конце цикла преобразования находился в первом разряде регистра 4 сдвига.

Таким образом, при одинаковых диапазонах представления чисел предложенный преобразователь примерно в 3 раза превосходит по быстродействию прототипа,а при малых величинах диапазона представления с увеличением диапазона представления выигрып в быстродействии предложенного устройства над прототипом растет.

Кроме того, время преобразования в предложенном постоянно и не зависит от выбора оснований сис- темы остаточных .классов и преобразуемых чисел.

1116424

S9 «д И

Составитель А. Клюев

Редактор М. Келемеш Техред Т,Маточка

Корректор И. Эрдейи

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 6930/38 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5