Синхронный выходной каскад

 

СИНХРОННЫЙ ПЫХОДНОЙ КАСКАД на МОП Транзисторах, содержащий синхронный логический элемент, входы которого являются входами устройства, инвертор, вход которого подключен к выходу синхронного логического элемента , и два фиксирующих МОП-транзистора одного типа, включенных последовательно между первой шиной питания и входом инвертораj выход которого подключен к затвору первого фиксирующего МОП-транзистора, отличающийся тем, что, с целью снижения потребляемой мощности и увеличения нагрузочной способности, в него введены первый и второй элв менты задержки, первый и второй логические элементы, дополнит ьный инвертор и два выход}г 1х МОП транзистора дополняющего типа, истоки которых подключены соответственно к второй шине питания и общей шине, стоки объединень и являются выходом устройства, а затворы подключены соответственно к выходам первого и второго логических элементов , первые входы логических элементов подключены к тактовому входу устройства и к входу первого элемента задержки, выход которого подключен к входу второго элемента задержки и к тактовому входу синхронного логического элемента, второй вход первого логического элемента подключен к выходу второго элемента задержки и к входу дополнительного инвертора, выход которого подключен к затвору второго фиксирующего МОП-транзистора, второй вход логического элемента подключен к СО выходу инвертора. со

СОЮЭ СОВЕТСКИХ

РЕСПУБЛИК (1Е (И) зуд Н 03 К 19/094

ОПИСАНИЕ ИЗОБРЕТ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTMA

Н АВТОРСИОМУ СВИДЕТЕЛЬСТВУ (2 I ) 3609210/18-2 I (22) 21.06.83 (46) 15.10.84. Бюл. 11> 38 (72) А.С.Сидоров, И.Л.Корнеев и В.И.Кухников (53) 621. 374 (088.8) (56) I. Патент Японии 11> 51-17370, кл. Н 03 К 19/08,1976.

2. Патент США И> 3989955, кл. Н 03 К 19/08, 1976. (54) (57) CHHXPOHHblA Г>ЫХОДНОИ КАСКАД на МОП-транзисторах, содержащий синхронный логический элемент, входы ко1 торого являются входами устройства, инвертор, вход которого подключен к выходу синхронного логического элемента, и два фиксирующих МОП-транзистора одного типа, включенных последовательно между первой шиной питания и входом инвертора, выход которого подключен к затвору первого фиксирующего МОП-транзистора, о т л нч а ю шийся тем, что, с целью снижения потребляемой мощности и увеличения нагрузочнбй способности, в него введены первый и второй эле" менты задержки, первый и второй логические элементы, дополнит@льный инвертор и два выходных МОП транзистора дополняющего типа, истоки которых подключены соответственно к второй шине питания и общей шине, стоки объединены и яВляются выходом устройства, а затворы подключены соответственно к выходам первого и второго логических элементов, первые входы логических элементов подключены к тактовому входу устройства и к входу первого элемента задержки, выход которого подключен к входу второго элемента задержки и к тактовому входу синхронного логического элемента, второй вход первого логического элемента подключен к выходу второго элемента задержки н к входу дополнительного ннвертора, выход которого подключен к затвору второго фиксирующего МОП-транзистора, второй вход логического элемента подключен к выходу инвертора.

1 111911

Изобретение относится к импульсной технике и может быть использовано в цифровых устройствах, выполненных на интегральных схемах.

Известен син..ронный логический элемент на МОП-транзисторах, содержащий два МОП-транзистора дополняющего типа, истоки которых подключены к соответствующим шинам питания, а затворы объединены и являют- 1р, ся тактовым входом устройства, и параллельно включенные МОП-транзисторы п--типа, стоки которых подключены к стоку дополняющего МОП-транзистора р-типа и к выходу устройства, истоки - к стоку дополняющего

ЮП-транзистора п-типа, а затворы являются информационными входами устройства.

Синхронный логический элемент может быть использован в качестве выходного логического каскада, который при объединении его выхода с выходаьм аналогичных синхронных логических элементов позволяет реализовать логическую функцию "Монтажное И" (или при изменении типа МОП-транзисторов — "Монтажное ИЛИ"J Г1 3, Известное устройство имеет сущест- венный недостаток — низкое значение числа информационных входов.

Действительно, для получения достаточной нагрузочной способности при работе устройства в качестве выходного каскада МОП-транзисторы, входящие в состав устройства, должнынметь.М относительно большие размеры, что при большом числе информационных входов, т.е. при большом числе МОП-транзисторов, приведет к существенному усложнению интегральной МОП-структуры, снижению надежности устройства и повышению потребляемой мощности.

Наиболее близким к предлагаемому по технической сущности является синхронный выходной каскад на МОПтранзисторах, содержащий синхрон.ный,логический элемент, входы которого являются входалж устройства, инвертор, вход которого подключен к выходу синхронного логического эле- 50 мента, и два фиксирующих ЮП-транзистора одного типа, включенных последовательно между шиной питания и жодом иивертора, выход которого подключен к затвору первого фикси- SS рующего МОП-транзистора, затвор второго фиксирующего ЮП-транзистора подключен к тактовому входу устрой3 1 ства. При объединении выхода синхронного выходного каскада- с выходами аналогичных устройств н при соответствующем выборе сопротивлений открытых каналов МОП-транзисторов инвертора можно реализовать логическую функцию

"Монтажное И" или "Монтажное ИЛИ" Г23.

Недостатком синхронного выходного каскада является большая потребляемая мощность. Это обусловлено большими сквозными токами, проходящими через каналы МОП-транзисторов инвертора, как в процессе переключения каскада, когда в течении короткого промежутка времени оба МОП-транзистора инвертора открыты так и в течении всего времени при реализации на выходе каскада функции "Монтажное И" или "Монтаж" ное ИЛИ", когда в инверторе одного каскада открыт, например, MOII-транзистор р-типа, а в инверторе фугого каскада открыт МОП-транзистор и-типа.

Целью изобретения является снижение потребляемой мощности и увеличение нагрузочной способности.

Для достижения поставленной цели в синхронный выходной каскад на МОП-транзисторах, содержащий синхронный логический элемент, входы которого являются входами устройства, инвертор, вход которого подключен к выходу синхронного логического элемента, и два фиксирующих МОП-тран зистора одного типа, включенных по-, следовательно между первой шиной питания и входом инвертора, выход которого подключен к затвору первого фиксирующего ЮП-транзистора, введены первый и второй элементы задержки, первый и второй логические элементы, дополнительный .инвертор и два выходных МОП-транзистора дополняющего типа, истоки которых подключены соответственно ко второй шине питания и общей шине, стоки объединены и являются выходом устройства, а затворы подключены, соответственно, к выходам первого и второго логических элементов, первые входы логических элементов подключены к тактовому входу устройства и ко входу первого элемента задержки, выход которого подключен ко входу второго элемента задержки,и к. тактовому входу синхронного логического элемента, второй вход первого логического элемента подклю,1119

Логическая функция элемен" тов и всего каскада. Полярность напряжения питания

Тип транзистора

Эл.9 Каскад

Зл. 8

Шина 12

Шина 5

Тр.10

ИЛИ-НЕ

Положительная Положительная ИЛИ р-тип р-тип

Положительная Отрицательная ИЛИ-НЕ И-НЕ и-тип р-тип

Отрицательная Положительная И-НЕ

ИЛИ-НЕ и-тип р-тип

Отрицательная Отрицательная И

И-НЕ и-тип и-тип

П р и м е ч а н и е: MOII-транзисторы 3, 4, 17 одного типа;

MOII-транзисторы IS, 19 другого типа;, МОП-транзисторы 10 и I I дополняющего типа, шины 5 и 20 одной полярности.

3 чен к выходу второго элемента задержки и ко входу дополнительного ,инвертора, выход которого подключен к затвору второго фиксирующего MOILтранзистора, второй вход второго логического элемента подключен к выходу инвертора.

На чертеже представлена принципиальная электрическая схема устройства. 10

Выход синхронного логического элемента 1 подключен ко входу инвер, тора 2, два фиксирующих МОП-транзистора одного типа 3 и 4 последователь но включены между входом инвертора 2 и шной питания 5, затвор первого фиксирующего МОП-транзистора подключен к выходу инвертора 2, выход первого элемента задержки 6 подключен к тактовому входу синхронного логического элемента 1 и ко входу второго элемента задержки 7, выходы первого и второго логических элементов 8 и 9 подключены соответственно к затворам первого и второго выходных ЮП-транзисторов дополняющего типа 10 и 11, истоки которых подключены соответственно ко второй шине питания 12 и общей шине 3, а стоки объединены и являются выходом 14 устройства. Первые вхоГ

При подключении к выходу синхронного выходного каскада выходов ана.,логичных устройств (и при объединении их тактовых входов ) возможна .!

73 4 ды логических элементов 8 и 9 подключены к тактовому входу 15 устройства и ко входу первого элемента задержки 6, второй вход первого логического элемента 8 подклю" чен к выходу второго элемента задержки 7 и. ко входу дополнительного инвертора 16, выход которого подключен к затвору второго фиксирующего МОП-транзистора 4, второй вход второго логического элемента 9 подключен к выходу инвертора.

Синхронный логический элемент 1 реапизован на МОП-транзисторах 17 и

18 дополняющего типа и на МОП-транзисторах !9. 1-19.п, тип которых аналогичен типу МОП-транзистора 18, Истоки дополняющих MOII-транзисторов !

7. и 18 подключены соответственно к шине питания 20 и общей шине 21

Затворы МОП-транзисторов 19 .I- 19 . и подключены соответственно ко входам 22.1-22. и устройства.

Устройство работает следующим об" разом.

В соответствии с таблицей синхронный выходной каскад может реализовать четыре логические функции в зависимости от типа используемых элементов. также реализация на общей выходе логической функции "Монтажное И", для первого и третьего вариантон реализации каскада, или функции

1 1 19173

"Монтажное ИЛИ" для двух других вариантов. Общая логическая функция„ реализуемая одинаковыми каскадами при объединении их выходов, остается одноступенчатои. 5

При реализации первого варианта устройство работает следующим образом, В устройстве MOII-транзисторы 3, 4, IО,,7 р-типа, а МОП-транзисторы )!) ! l, l 8, 19.1-19. п - n-типа. На шины 5. 12. 20 поступает высокий потенциал напряжения питания, а . на шины 13, 2) — низкий потенциал напряжения питания . Элементы 8 и 9 )5 реализуют логические функции, соответственно ИЛИ и И (положительная логика) .

В исходном состоянии на вход 15 поступает сигнал логического нуля.

Этот сигнал поступает также на первые входы элементов 8 и 9, через элемент 6 — на тактовый вход элемента 1, а через элемент 7 — на вход инвертора 16 и второй вход элемента 8. При этом на выходе элементов 8 .и 9 формируется напряжение логического нуля, а на выходе элемента 16— логической единицы. МОП-транзисторы 4 и 11 закрыты, а МОП-транзистор 10 открыт . На выход 14 с шины 12 через открытый МОП-транзистор 10 поступает высокий потенциал напряжения, соответствующий уровню логической единицы. Поскольку МОПтранзистор 4 закрыт, то цепь, связы- З5 ,вающая шину 5 и вход инвертора 2, разомкнута вне зависимости от потенциала на затворе МОП-транзистора 3.

Поскольку на затворы МОП-транзисторов 17 и 18 с выхода элемента 6 40 поступает напряжение логического нуля, то MDII-транзистор 17 открыт, а MOII-транзистор 18 закрыт. На вход инвертора 2 с шины 20 через открытый транзистор 17 поступает высокий 45 потенциал напряжения, соответствующий уровню логической единицы. В результате на выходе инвертора 2 присутствует напряжение логического нуля °

Элементы в схеме выбраны такими, что суммарное время задержки прохождения сигнала через элементы задержки 6 и 7 превышает время задержки переключения ИЭП-транзистора 10 или MDII-транзистора 1). Причем задержка прохождения сигнала через элемент задержки 7 превьппает сум му задержек переключения элемента, и инвертора 2.

Если по крайней мере на один из выходов 22 поступает сигнал логической единицы, то соответствующий МОП-транзистор l9 открыт. При поступлении на вход 15 тактового импульса на затвор МОП вЂ транзисто 10 через время задержки переключения элемента 8 поступает напряжение логической единицы . МОП-транзистор 10 начинает закрываться . И цепь между шиной 12 и выходом !4 начинает размыкаться.

Одновременно напряжение логической единицы поступает через элемент 6 на затворы МОП-транзисторов !7 и 18. ИОП-транзистор )7 закрывается, а ИОП-транзистор 18 открывается . Замыкается цепь между шиной 2) н входом инвертора 2. В результате на выходе инвертора 2 формйруется напряжение логической единицы .

МОП-транзистор 9 закрывается, а элемент 9 переключается, на его выходе формируется напряжение логическои единицы °

К этому моменту времени на вход инвертора 16 через элементы 6 и 7 поступает напряжение логической единицы и на выходе инвертора формируется напряжение логического нуля.

МОП-транзистор 4 открывается, од4 нако поскольку к этому моменту времени MOII-транзистор 3 уже закрыт, то цепь, связывающая шину 5 и вход инвертора 2, остается разомкнутой.

На входе инвертора 2. сохраняется напряжение логического нуля.

Под действием высокого потенциала напряжения, поступающего с выхода элемента 9 на затвор МОП-транзистора 11, начинает замыкаться цепь между шиной 13 и выходом 14 устройства. Поскольку задержки переключения элементов 8 и 9 приблизительно равны, а задержка прохождения сигнала через элементы 6 и 1 и инвертор 2 превьппает время переключения МОЙ-транзистора )G, то к моменту начала включения МОП-транзистора 1! цепь между шиной 12 и выходом 14 уже разомкнута. Таким образом, на выходе устройства формируется низкий потенциал напряжения, соответствукщий уровню ло,гического нуля, при этом сквозной ток между шинами 12 и 13 отсут ствует.

1! !91

После окончания .тактового импульса на первые входы элементов 8 и 9 поступает напряжение логическо. го нуля. Элемент 9 переключается и. на затвор МОП-транзистора 11 посту- 5 пает низкий потенциал .напряжения.

Цепь между шиной 13 и выходом !4 размыкается. Элемент 8 начинает переключаться и формировать на своем выходе напряжение логического 10 нуля с задержкой относительно элемента .9, равной времени прохождения сигнала через элементы 6 и 7. Эта задержка превышает время переключения МОП-транзистора )1.

В результате цепь между шиной 12 и выходом 14 начинает замыкаться в момент времени, когда транзистор I 1 уже закрыт. Таким образом, и в момент времени после окон" ж) чания тактового импульса в цепях выходных дополняющих МОП-транзисторов 10 и )i сквозной ток отсутствует.

Если.на все выходы 22 элемен- 25 та 2 поступает сигнал, логнческого нуля, тогда все МОП-транзисторы !9 закрыты. Очередной тактовый импульс со входа 15 поступает на первые входы элементов 8 и 9. На выходе элемента 8 формируется напряжение логической единицы. МОПтранзистор 10 закрывается, и цепь, связываницая шину 12 с выходом 14, размыкается .

Одновременно тактовый импульс че35 рез элемент 6 поступает -на тактовый вход элемента !. МОП-транзистор 18 открывается, а МОП-транзистор !7 закрывается . Цепь между шиной 20 и входом инвертора 2 размыкается . Однако посольку все МОП-транзисторы 19 закрыты, то и цепь меж" ду.шиной 21 и входом иивертора 2 остается также разомкнутой.

К этому моменту времени задержан45 ный на элементах 6 и 7 тактовый импульс поступает на вход инвер тора 16, и на выходе иивертора формируется напряжение логического

73 нуля ° МОП-транзистор 4 открывается, высокий потенциал напряжения с шины 5 через открытые МОП-транзисторы 4 и 3 поступает на вход инвертора 2 и на его выходе сохраняется уровень напряжения логического нуля .

В результате элемент 9 остается в исходном состоянии,. МОП-транзистор t l остается закрытым, а цепь между шиной ) 3 и выходом 14 — разомкнутой. На выходе 14 устройства сохраняется высокий потенциап напряжения, соответствующий уровню логической единицы.

Если нри этом к выходу 14 устройства подключен выход аналогичного каскада, однако такой, в котором МОП-транзистор 1 I в этот момент времени открыт (т.е. по крайней мере на одном иэ входов 22 аналогичного каскада присутствует напряжение логической единицы 1, то на общем выходе каскадов формируется,низкий потенциал напряжения, соответствующий уровню логического нуля. При объединении каскадов реализуется функция "Монтажное И", а общая логическая функция каждого каскада остается одноступенчатой

ИЛИ-ИЕ.

Выбирая соответствукицим образом значение величины задержки элемента 6, можно учесть разброс параметров различных синхронных выходных каскадов, исключив прохождение сквозных токов через выходные дополняюцие МОП-транзисторы разных каска" док при объединении их тактовых входов и выходов.

Расчеты на ЭВМ показывают, что исключение сквозных токов в.мощных выходных дополняющих транзисторах на 15-20Х снижает общую потребляемую.мощность синхронного выходного каскада.

Таким образом, технико-экономический эффект от использования изобретения заключается в уменьшении потребляемой мощности.

1 1191 73

Составитель Л. Петрова

Техред T,Äóáèí÷àê Корректор В.Вутяга. Редактор С.Тимохина фнлиап ППП "Патент", r.Óàãîðîä, ул.Проектная,4

Заказ 7471/44 Тирах 861 . Подписное

ВНИИНИ Государственного комитета СССР по делам изобретеюФ и открытий

113035, Москва, 3-35, Раувская наб., д. 4/5