Управляемый мажоритарный элемент

 

УПРАВЛЯЕМЫЙ МАЖОРИТАРНЫЙ ЭЛЕМЕНТ, На взаимодополняющих МДПтранзисторах , содержащий первый и второй информационные транзисторы п-типа, истоки которых подключены к стоку третьего информационного транзистора п-типа, исток которого соединен со стоком первого коммутирующего транзистора п-типа, паралг лельно включенные первый и второй нагрузочные транзисторы р-типа, истоки которых подключены к стоку третьего нагрузочнозх тра1;зистора р-типа,исток которого соединен со стоком второго коммутирующего транзистора р-типа,последовательно включенные четвертый и пятый информационные транзисторы п-типа,последовательно включенные четвертый и пятый нагрузочные транзисторы р-типа, шину источника питания, с которой соединены стоки первого, второго и пятого нагрузочных транзисторов,выходную шину, к которой подключены истоки первого и второго коьв утирующих транзисторов, общую шину, соединенную со стоками первого, второго и пятого информационных транзисторов, первую информационную шину, к которой подключены затворы первого, пятого информационных и первого, пятого нагрузочных транзисторов, вторую информационнук шину, соединенную с затворами второго, четвертого информационных и второго, четвертого нагрузочных транзисторов, третью информационную шину, к которой подключены затворы третьего информационного и третьего нагрузочного транзисторов, шины первого прямого и первого инверсного сигналов управления, к которым подключе:)ы соответственно затворы первого и второго коммутирующих транзисторов,- отличающийся тем, что, с целью расширения функциональных возможностей элемента, между выходной и общей шиной последовательно включены третий, четвертый коммутирующие и шестой информационные транзисторы п-типа, между выходной шиной и шиной источника питания последовательно включены пятый, шестой коммутирующие и шестой нахрузочный транзисторы р-типа, параллельно W второму, пятому нагрузочным и второму , пятому информационным транс зисторам включены соответственно первый, второй р-типа и третий, четвертый п-типа блокирующие транзисторы , истоки седьмого р-типа и восьмого п-типа коммутирующих транзисторов соединены с выходной шиной, а стоки подключены соответственно к истокам четвертого нагрузочного и четвертого информационного транзисо торов, затворы шестого информационсо ного и шестого нагрузочного транзисторов соединены с первой информационной шиной, затворы второго блокирую-, о J щего и пятого коммутирующего транзисторов соединены с шиной первого прямого, сигнала управления, затворы четвертого бгокируквдего и третьего коммутирукядего транзисторов соединены с шиной первого инверсного сигнала управления, затворы первого блокирующего, шестого, восьмого коммутирующих транзисторов соединены с шиной второго прямого сигнала управления , затворы третьего блокирующего , четвертого, седьмого коммутирующих транзисторов соединены с шиной второго инверсного сигнала управления.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (И1

3(51) Н 03 К 19/094

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

° °

° °

Ъ (21 ) 3497846/18-21 (22) 06.10,82 (46) 23.01.84. Вюл. М 3 (72) С.И. Косоусон, В.А. Макси@он и Я.Я. Петричкович (53} 621.374(088.8) (56) 1. Патент США М 3900742, кл. И 03 К 19/42, 1975.

2. Авторское свидетельство СССР

9 993479, кл. Н 0 3 K 19/094, 26. 01. 82. (54)(57) УПРАВЛЯЕМЫЙ МАЖОРИТАРНЫЙ

ЭЛЕМЕНТ, на взаимодополняющих МДП-транзисторах, содержащий первый и второй информационные транзисторы п-типа, истоки которых подключены к стоку третьего информационного транзистора п-типа, исток которого соединен со стоком первого коммутирующего транзистора п-типа, парал-, лельно включенные первый и второй нагрузочные транзисторы р-типа, истоки которых. подключены к стоку третьего нагруэочного транзистора

Р-типа, исток которого. соединен со стоком второго коммутирующего транзистора р-типа, последовательно включенные четвертый и пятый информационные транзисторы п-типа, последовательно включенные четвертый и пятый нагрузочные транзисторы п-типа, шину, источника питания, с которой соединены стоки первого, второго и пятого нагрузочных транэисторон,выходную шину, к которой подключены истоки первого и второго коммутирующих транзисторов, общую шину, соединенную со стоками первого, второго и пятого информационных транзисторов, первую информационную шину, к которой подключены затворы первого, пятого информационных и первого, пятого нагрузочных транзисторов, вторую информационнук шину, соединенную с эатнорами второго, четвертого информационных и второго, четвертого нагрузочных транзисторов, третью информационную шину, к которой подключены зат воры третьего информационного и третьего нагруэочного транзисторов, шины первого прямого и первого инверсного сигналов управления, к которым подключены соответственно затворы первого и второго коммутирующих транзисторов, о т л и ч а ю шийся тем, что, с целью расширения функциональных возможностей элемента, между выходной и общей шиной последовательно включены третий, четвертый коммутирующие и шестой информационные транзисторы п-типа, между выходной шиной и шиной источника питания последовательно включены пятый, шестой коммутирующие и шестой нагрузочный транзисторы р-типа, параллельно второму, пятому нагруэочным и второму, пятому информационным транзисторам включены соответственно первый, второй р-типа и третий, четвертый и-типа локирующие транзисторы, истоки седьмого р-типа и восьмого и-типа коммутирующих транзисторон соединены с выходной шиной, а стоки подключены соответственно к истокам четвертого нагруэочного и четвертого информационного транзисторон, затворы шестого информационного и шестого нагруэочного транзисторов соединены с первой информационной шиной, затворы второго блокирую-; щего и пятого коммутирующего транзисторон соединены с шиной первого прямого, сигнала управления, затворы четвертого блокирующего и третьего коммутирующего транзисторов соединены с шиной первого инверсного сигнала управления, затворы первого блокирующего, шестого, носьмого коммутирующих транзисторов соединены с шиной второго прямого сигнала управления, затворы третьего блокирующего, четвертого, седьмого коммутирующих транзисторов соединены с шиной второго инверсного сигнала управления.

1069167

Изобретение относится к вычислительной технике и может быть использовано при построении многоканальных вычислительных систем, в частности, для поканального разделения, а также мультиплексирования каналов, Известен мажоритарный элемент на взаимно-дополняющих МДП-транзисторах 51j.

Использование такого мажоритарного элемента затруднено при построении многоканальных систем, работающих в режимах поканального разделе,ния °

Наиболее близким по технической

30 сущности к изобретению является управ) ляемый мажоритарный элемент, содержащий первый, второй, третий, четвертый, пятый, шестой, седьмой МДП-транзисторы р-типа и восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый МДП-транзисторы п-типа, причем первый, второй, третий и восьмой, девятый, десятый транзисторы включены последовательно между выходом элемента и шинами, соответственно "Питание" и

"Земля", четвертый и одиннадцатый транзисторы включены параллельно третьему и десятому, соответственно, пятый, шестой, двенадцатый, тринадцатый транзисторы включены последовательно между выходом элемента и шинами, соответственно "Питание" и Земля", седьмой и четырнадцатый транзисторы включены параллельно пятому и двенадцатому, соответственно, затворы седьмого и восьмого транзисторов соединены с прямыми управляющими входами, первого и четырнад,цатого — с инверсным, третьего, шестого, десятого и тринадцатого — c 40 первой информационной шиной, четверtoro, пятого, одиннадцатого и двенадцатого — с второй, второго и девятого — с третьей «2).

Однако использование известного 4 элемента в многоканальных системах не обеспечивает возможности организации режима мультиплексирования каналов, тогда как такая необходимость возникает при проверке функционирования устройства.

Целью изобретения является расширение функциональных возможностей. управляемого мажоритарного элемента.

Цель достигается тем, что в управляемом мажоритарном элементе, на взаимодополняющих МДП-транзисторах, содержащем первый и второй информационные транзисторы п-типа, истоки которых подключены к стоку третьего информационного транзистора п-типа, 60 исток которого соединен со стоком первого коммутирующего транзистора в-типа, параллельно включенные первый и второй нагрузочные транзисторы р-типа, истоки которых подключе- 65 ны к стоку третьего нагрузочного транзистора р-типа, исток которого соединен со стоком второго коммутирующего транзистора р-типа, последовательно включенные четвертый и пятый информационные транзисторы п-типа, последовательно включенные четвертый и пятый нагруэочные транзисторы р-типа, шину источника питания, с которой соединены стоки первого, второго пятого нагрузочных транзисторов, выходную шину, к которой подключены истоки первого и второго коммутирующих транзисторов, общую шину, соединенную со стоками первого, второго и пятого информационных транзисторов, первую информационную шину, к которой подключены затворы первого, пятого информационных и первого, пятого нагрузочных транзисторов, вторую информационную шину, соединенную с затворами второго, четвертого информационных и второго, четвертого нагрузочных транзисторов, третью информационную шину, к которой подключены затворы третьего информационного и третьего ыагрузочного транзисторов, шины первого прямого и первого инверсного сигналов управления, к которым подключены соответственно затворы первого и второго коммутирующих транзисторов, введены третий, четвертый коммутирующие и шестой информационные транзисторы п-типа, последовательно включенные между выходной и общей шинами, пятый, шестой коммутирующие и шестой нагрузочные транзисторы р-типа, последовательно включенные между выходной шиной и шиной источника питания, параллельно второму, пятому нагрузочным и второму, пятому информационным транзисторам включены соответственно первый, второй р-типа и третий, четвертый в-типа блокирующие транзисторы, истоки седьмого р-типа и восьмого в-типа коммутирующих транзисторов соединены с выходной шиной, а стоки подключены соответственно к истокам четвертого нагрузочного и четвертого информационного транзисторов, затворы шестого информационного и шестого нагрузочного транзисторов соединены с первой информационной шиной, затворы второго блокирующего и пятого коммутирующего транзисторов соединены с шиной первого прямого сигнала управления, затворы четвертого блокйрующего и третьего коммутирующего транзисторов соединены с шиной первого инверсного сигнала управления, затворы первого блокирующего, шестого восьмого, коммутирующих транзисторов соединены с шиной второго прямого сигнала управления, затворы третье1069167

ro блокирующего, четвертого, седьмого коммутирующих транзисторов соединены с шиной второго инверсного сигнала управления.

На чертеже представлена принципиальная схема управляемого мажоритарного элемента на взаимодополняющих

ИДП-транзисторах.

Истоки параллельно включенных первого 1 и второго 2 информационных транзисторов и-типа подключены к сто-10 ку третьего 3 информационного транзистора п-типа, исток которого соединен со стоком первого коммутирующего транзистора 4 и-типа. Истоки параллельно включенных первого 5 и второго 5

6 нагрузочных. транзисторов р-типа подключены к стоку. третьего 7 нагрузочного транзистора р-типа, исток которого соединен со стоком второго

8 коммутирующего транзистора р-типа.

Информационные четвертый 9 и пятый

10 транзисторы и-типа включены последовательно, нагруэочные четвертый 11 и пятый 12 транзисторы р-типа включены последовательно, и третий 13 и четвертый 14 коммутирующие и шестой 15 информационные транзисторы р-типа включены последовательно, пятый 16, шестой 17 коммутирующие и шестой 18 нагрузочный транзисторы р-типа включены последовательно.

Первый 19, второй 20 р-типа и третий 21, четвертый 22 и-типа бло. кирующие транзисторы включены параллельно соответственно транзисторам

6, 12 и 2, 10. Сток седьмого 23 ко 4мутирующего транзистора р-типа подключен к истоку транзистора 11, сток восьмого 24 коммутирующего транзистора и-типа подключен к истоку транзистора 9. К шине 25 40 источника питания подключены стоки транзисторов 5,6,12,18,19 и 20, выходная шина 26 элемента соединена с истоками транзисторов 4,8,13,16, 23 и 24, к общей шине 27 подключены 45 стоки .транзисторов 1,2,10,15,21 и 22.

К первой информационной шине 28 под-, ключены затворы транзисторов 1,5,10, 12,15 и 18, которая информационная ,шина 29 соединена с затворами тран- 50 эисторов 2,6,9 и 11, к третьей информационной шине 30 подключены затворы ,транзисторов 3 и 7. Шины первого прямого 31 и первого. инверсного 32 сигналов управления соединены соответственно с затворами транзисторов

4, 16, 20 и 8, 13, 22. Затворы транзисторов 17, 19 и 24 соединены с шиной 33 второго прямого сигнала управления, а затворы транзисторов

14, 21 и 23 — c шиной 34 второго 60 инверсного сигнала управления.

Управляемый мажоритарный элемент работает следующим образом, При налич»»и логической единицы на первой 31,и второй 33 шинах прямых, 65 сигналов управления и логического нуля на первой 32 и второй 34 шинах инверсных сигналов управления открытаи коммутирующие транзисторы 4, 8, 23 и 24, а коммутирующие 13, 14, 16, 17 и блокирующие 20, 19, 21 и 22 транзисторы закрыты. При этом наличие логического нуля на первой 28 и второй 29 либо на первой 28 и третьей 30, либо на второй 29 и третьей

30, либо на первой 28,. второй 29 и третьей 30 информационных шинах обеспечивает формирование на выходной шине 26 элемента логической единицы через открытые нагруэочные транзисторы соответственно 11, 12 либо 5, 7 либо 6, 7, либо 5, 6, 7, 11 и 12.

Уровни логической единицы при указанных выше комбинациях сигналов на информационных шинах обеспечивают формирование логического нуля на шине 26 элемента через открытые информационные транзисторы соответственно 9, 10 либо 1, 3, либо 2, 3, либо 1,2,3,9 и 10. Таким образом, в этом случае элемент реализует логическую функцию f = x» x vx» х чх» х3, где x»x x> — аргументы, соответствующие логическим уровням на первой

28, второй 29 и третьей 30 информа- ционных шинах.

При наличии на шинах первого прямого 31, второго прямого 33, первого инверсного 32 и второго инверсного

34 сигналов управления комбинаций логических уровней"0011", "1001"

"0110" функции, выполняемые элементами, соответственно равны f

x „,,f = х, f = x>. Действительно, при комбинации "0011" коммутирующие транзисторы 4, 8, 23 и 24 закрыты, а 13, 14, 16 и 17 — открыты и на выходной шине 26 формируется уровень логической единицы через открытый нагрузочный транзистор 18 при наличии уровня логического нуля на первой информационной шине 28, либо уровень логического нуля через открытый информационный транзистор 15 при наличии логической единицы на шине 28, При комбинации логических сиРналрв на управляющих шинах "1001" откры:ы коммутирующие транзисторы 4,8,14,1T и закрыты коммутирующие транзисторы

13,16,23 и 24; открытые блокирующие транзисторы 19 и 21 шунтируют цепи первого и второго входных сигналов и на выходе элемента 26 Формируется либо уровень логического нуля через открытый ийформационный транзистор 3 либо уровень логической единицы через открытый нагруэочный транзистор 7, при наличии на третьей информационной шине соответственно либо уровня логической единицы, либо уровня логического нуля, независимо

1

1 (ВЧИИ 1Р Вака 11493/55 тираж 866 Подг caое

Филиал ППП "Патент", г. ужгород „ул, Проектная „4 от состояния первой и второй инфор.мационных шин.

Комбинация "0110" на управляющие шины обусловлизает закрывание комму"тирующих транзисторов 4,8,14,17 и открывание коммутирующих 13, 16,23 и 24 и блокируюших 20 и 22 транзисторов. При этом шунтируется цепь первого входного сигнала и на выхо де элемента 26, независимо от состояний первой 28 и в-орой 29 информа- О ционных шин формируется либо уровень логического нуля через открытый информационный транзистор 9, либо уровень логической единицы через открытый нагрузочный транзистор 11.

Обобщенная функция У, Выполняемая управляемым мажоритарным элеMGHToM,ýàâíàн= С, Г, х, в с, е, «ее ахи хЕ" С,сx.(анхен х хву х,хв), вае

С,С,С, С вЂ” аргументы, соответствующие логическим уровням на первой

31,. в=:-орой 33 прямых и первой 32, второй 34 инверсных шинах управлеHHR

Технико-экономический эффект IlpHменения управляемого мажоритарного элемента acòollò в расширении области функционирования,, в частности, в

О б Е С П Е х Е Н-. И н ВОЗМОжиоотн xl C l"., ОЛ Ь 3 О В а ния предлагаемого устроиства в ма-. жоритарно-резервированных ;истемах.