Устройство для контроля оперативной памяти

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее формирователи сигналов разрядных токов, выходы которых являются первыми вькодами устройства, формирователи адресных сигналов, входы которых подключены к первой информационной шине, а выходы являются вторыми выходами устройства, усилители считывания, первые входы которых являются третьими входами устройства , а выходы подключены к одйим входам блока индикации, другие; входы которого подключены ко второй информационной шине, о т л и чающееся тем, что, с целью повьпиения надежности и -быстродействия устройства, оно содержит три счетчика, два элемента И, три группы элементов И и три эл1емента ИЛИ, входы первого элемента ИЛИ подключены к выходам элементов И первой группы, а выход - к вторым входам усилителей считывания, к информационной Шине и к первому входу второго элемента ИЛИ, выход которого подключен к входам первого счетчика. счетный вход которого подключен к третьей информационной шине, первые входы элементов И первой группы подключены к четвертой информационной шине, вторые входы соединены соответственно с единнннЫми выходаг соответствующих разрядов первого и второго счетчиков и с нулевы-. ми выходами остапьньк разрядов первого и второго счетчиков, счетный вход второго счетчика подключен к пятой информацио ной шине, а другие входы - к выходу третьего элемента ИЛИ, первый вход которого подключен к шестой информационной шине, к второму входу второго элемента ИЛИ и к входам третьего счетчика, счетный вход которого подключен к третьему входу второго элемента ИЛИ, к второму входу третьего элемента ШШ и к выходу первого элемента И, один иэ входов которого подключен к седьмой информацион ной шине, входы первого элемента И соединены с соответствующими выходами второго счетчика, один из выа ходов первого разряда третьего счетчика подключен к первым входам элеф со го ментов И второй группы, а другой к первым входам элементов И третьей группы, вторые входь элементов И второй и третьей групп подключены к восьмой информационной шине, выход второго разряда третьего счетчика подсоединен к йервому входу второго элемента И, второй вход и выход которого подключены соответственно к девятой и второй информационной шинам, причем выходы элементов И второй группы подключены к входам : одних соответствующих формировате

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

y(s>) G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3647592/24-24 (22) 11.10.83 (46) 15.06 ° 85. Бюл. ¹ 22 (72) А.И. Савельев (71) Московский ордена Трудового

„ Красного Знамени текстильный институт им. А.Н. Косыгина (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР

¹ 706882, кл. 6 11 С 29/00, 1980. . Авторское свидетельство СССР № 702412, кл. G 11 С 29/00, 1980. (54)(57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ОПЕРАТИВНОЙ ПАМЯТИ, содержащее формирователи сигналов разрядных токов, выходы которых являютея первыми выходами устройства, формирователи адресных сигналов, входы которых подключены к первой информационной шине, а выходы являются вторыми выходами устройства, усиль тели считывания, первые входы которых являются третьими входами устройства, а выходы подключены к одним входам блока индикации, другие, входы которого подключены ко второй информационной шине, о т л ич а ю щ е е с я тем, что, с целью повышения надежности и быстродействия устройства, оно содержит три счетчика, два элемента И, три грун- пы элементов И и три элемента ИЛИ, входы первого элемента ИЛИ подключены к выходам элементов И первой группы, а выход — к вторым входам усилителей считывания, к информационной шине и к первому входу второго элемента ИЛИ, выход которого подключен к входам первого счетчика, „„SU„„ 1992 А счетный вход которого подключен к третьей информационной шине, первые входы элементов И первой группы подключены к четвертой информационной шине, вторые входы соединены соответственно с единичными выходами соответствующих разрядов первого и второго счетчиков и с нулевы-.. ми выходамн остальных разрядов пер-. вого и второго счетчиков, счетный вход второго счетчика подключен к пятой информационной шине, а другие входы — к выходу третьего элемента ИЛИ, первый вход которого подключен к шестой информационной шине, к второму входу второго элемента ИЛИ и к входам третьего счетчика, счетный вход которого подключен к третьему входу второго элемента ИЛИ, к второму входу третьеге элемента ИЛИ и к выходу первого элемента И, один из входов которого подключен к седьмой информацион. ной шине, входы первого элемента И соединены с соответствующими выходами второго счетчика, один из выходов первого разряда третьего счетчика подключен к первым входам элементов И второй группы, а другой— к первым входам элементов И третьей группы, вторые входы элементов И второй и третьей групп подключены к восьмой информационной шине, выход второго. разряда третьего счетчика подсоединен к первому входу второго элемента И, второй вход и выход которого подключены соответственно к девятой и второй информационной шинам, причем выходы элементов И второй группы подключень. к входам одних соответствующих формировате1161992 лей сигналов разрядных токов, а вы- входам других соответствующих формиходы элементов И третьей группы — к ; рователей сигналов разрядных токов.

Изобретение относится к вычислительной технике и предназначено для использования при проверках и испытаниях блоков памяти запоминающих устройств с повышенными требованиями 5 к информационной надежности. . Цель изобретения — повышение информационной надежности контролируемых блоков памяти и повышение быстродействия контроля блоков памяти задо- 1О минающих устройств.

На чертеже изображена схема устройства для контроля оперативной памяти, Устройство содержит формирователи 1 и 2 сигналов разрядных токов, . соединенные с первыми выходами 3 устройства. Одни из входов формирователей 1 сигналов разрядных токов подключены к выходам элементов И 4 второй группы, .а входы других формирователей 2 сигналов разрядных токов соединены с выходами элементов И 5 третьей группы. Первые входы элементов И 4 второй группы и элементов И 5 третьей группы подключены

- к выходу информационной шины 6, подсоединенной к входу и выходу блока 7 индикации, к одному из входов первого элемента И 8, к входу и выходу 30 второго элемента И 9, к одному из входов первого счетчика 10, к одному из входов второго счетчика 11, соответствующие выходы которых подсоединены к входам первого элемента И 8, к входам третьего счетчика 12, к первому и второму входам второго элемента ИЛИ 13, к одному из входов третьего элемента ИЛИ, 14, к входам формирователей 15 адресных сигналов, 4р соединенных с вторьааи выходами 16 устройства, к первым входам элементов И 17 первой группы, другие входы которых подключены к соответствующим .,выходам первого счетчика 10 и второго счетчика 11. Выходы элементов И

17 первой группы подсоединены к входам пеэвого элемента ИЛИ 18, выход которого подсоединен к одним из входов усилителей 19 считывания и к первому входу второго элемента ИЛИ

13. Другие входы усилителей 19 считывания подключены к третьим выходам

20 устройства, а выходы — к входам блока 7 индикации. Выход первого элемента И 8 подключен к второму входу третьего элемента ИЛИ 14,выход которого подключен к входам второго счетчика 11, к третьему входу второго элемента ИЛИ 13 и к счетному входу третьего счетчика 12, первый выход которого подключен к вторым входам элементов И 4 второй группы, второй выход — к вторым входам элементов И 5 третьей группы,а третий выход третьего счетчика 12 подсоединен к второму входу второго элемента И 9.

Динамический режим контроля оперативной памяти заключается в снятии. области устойчивой работы сначала при считывании "1", а затем

"0" для разного времени стробирования.

Сдвиг импульсов стробирования осуществляется следующим образом.

Перед считыванием первый счетчик 10, третий счетчик 12 устанавливаются в исходное состояние импульсом, поступившим с информационной шины 6, а второй. счетчик 11 устанавливается в исходное состояние этим же импульсом, но прошедшим через третий элемент ИЛИ 14.

Затем с выхода пятой информационной шины 6 на счетный вход второго счетчика 11 подается импульс, синхронный с импульсом считывания,поданным с восьмой информационной шины 6 на формирователи 15 адресных сигналов, а на счетный вход первого счетчика 10 начинают поступать синхронизированные импульсы большей частоты с выхода третьей информационной шины 6. За счет этого первые разряды первого счетчика 10 и второго счетчика 11 устанавливаются в состояние "1". Такое состояние счет чиков обеспечивает подачу разрешающих потенциалов на первый элЖчент И

17 первой группы, а следовательно, через него проходит импульс из последовательности импульсов с выхода четвертой информационной шины 6, задержанных на некоторое время относительно импульсов, поданных на счетный вход счетчика 10; Этот импульс поступает на вход первого элемента ИЛИ 18 и далее на один из входов усилителей 19 считывания, на другие входы которых поступают сиг. налы чтения с третьего выхода 20 устройства. С выхода элемента ИЛИ

18 управляющий сигнал поступает также на гервый вход второго элемента ИЛИ 13 для установки счетчика 10 в исходное состояние, на выход третьей информационной шины 6 для прекращения подачи сигнала на счетный вход первого счетчика 10.

В это же время считанный код числа с усилителей 19 считывания поступает на входы блока 7 индикации связанного с входом первой информационной шины 6. Затем подается второй им-. пульс считывания на счетный вход второго счетчика 11 и синхронизи. рованные импульсы на счетный вход первого счетчика 10. При этом выходной сигнал с выхода четвертой информационной шины 6 проходит через второй элемент И 17 первой группы и будет вторым по счету относительно входных импульсов, поступающих на счетный вход первого счетчика 10 а следовательно, импульс строба, прошедший через второй элемент ИЛИ

18, будет иметь задержку, равную двойному периоду следования импульсов, поступающих с выхода четвертой информационной шины 6, так как первый импульс не может пройти через первый элемент И первой группы за счет второго счетчика 11, а остальные — sa счет первого счетчика 10 и второго счетчика 11. Третий импульс стробирования появится на выходе элемента ИЛИ 18 при совпадении кодов

1161992 4 первого и второго счетчиков, т.е. через 3 Т и,т.д. Таким образом максимальное количество считываний одного и того же кода числа равно где t — длительность сигнала чтес Ф ния

Т вЂ” период следования исходных

10 импульсов стробирования.

После того как произойдет k считываний исходного кода числа с разным временем стробирования, что определяется наперед заданным состоянием счетчика 11, поступают разрешающие потенциалы на входы элемента И 8, а через него проходит управляющий импульс с седьмой информационной шины 6, который поступает б на второй вход четвертого элемента ИЛИ 14, на третий вход второго элемента ИЛИ 13 (за счет чего первый и второй счетчики устанавливаются в исходное состояние) и на счетный вход третьего счетчика. 12. 3а счет этого изменяются разрешающие потенциалы на входах элементов И 4 второй группы и на входах элементов И S третьей группы, что определяет запись противоположного кода по сигналу, поступившему с выхода .восьмой информационной шины 6 за счет срабатывания вместо, к примеру, формирователей 2 сигналов (отрицательных) разрядных токов формирователей 1 сигналов (положительных) разрядных токов, имеющих связь с первым вьходом 3 устройства.

При этом считывание противоположного кода происходит аналогичным об40 разом, что и вышеописанного. После

k считываний второй разряд третьего счетчика 12 устанавливается в "1", открывается по одному из входов

4$ второй элемент И 9, а импульс, поступивший с девятой информационной шины, поступает на второй его вход и проходит далее на вход второй информационной шины 6, определяя окончание двух серий считываний по одному и тому же адресу и возможность перехода на следующий адрес.

1161992

Составитель Гордонова

РеДактор М. Бандура Техред А.Бабинец Корректор M. Максимишинец

Закаэ 3974/53 : Тираж 584 Подписное

ВНИИПИ Государственного комитета СССР по делам изобр тений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5. филиал ППП "Патент", r. Ужгород, ул. Проектная,4

Устройство для контроля оперативной памяти Устройство для контроля оперативной памяти Устройство для контроля оперативной памяти Устройство для контроля оперативной памяти 

 

Похожие патенты:

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и системах управления

Изобретение относится к вычислительной технике, в частности, к устройствам хранения информации, и может найти приме нение в специализированных системах хранения и обработки изображений, в ассоциативных параллельных процессорах при решении информационно-логических задач, задач поиска и сортировки данных, в устройствах обработки сигналов в реальном масштабе времени

Изобретение относится к полупроводниковому запоминающему устройству, содержащему схему обнаружения и исправления множественных ошибок

Изобретение относится к способам записи в энергонезависимую память и может быть использовано в приборах, осуществляющих хранение и обновление оперативной информации в процессе своей работы

Изобретение относится к устройствам тестирования электронных элементарных схем и групповых линий соединений

Изобретение относится к средствам для программирования/стирания электрически стираемых программируемых полупроводниковых постоянных запоминающих устройств

Изобретение относится к области автоматики и вычислительной техники

Изобретение относится к электронным запоминающим устройствам (ЗУ) с электрически программируемыми ячейками

Устройство для контроля оперативной памяти

Наверх