Усилитель считывания на кмдп=транзисторах

 

Изобретение относится к вычислите,,1ьной технике и .может быть использовано в запоминающих устройствах для усиления сигналов считывания информации. Цель изобретения состоит в повышении чувствительности усилителя. Усилитель содержит два переключательных, нагрузочные транзисторы транзисторь обратной связи, ключевые транзисторы . Введение в устройство транзисторов обратной связи и ключевых транзисторов позволяет компенсировать разброс параметров плеч усилителя считывания, что позволяет повысить его чувствительность 2 ил. ю W № О1 4: XD

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (50 4 (л 11 С 7 00

"--. 1/ 1: М, ОПИСАНИЕ ИЗОБРЕТЕНИЯ " р

И А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPb!THA

1й (21) 3785!25/24-24 (22) 25.08.84 (46) 07.06.86. Бюл. ¹ 21 (71) Московский ордена Трудового Красного

Знамени инженерно-физический институт (72) Н. Г. Григорьев (53) 681.327.6 (088.8) (56) Патент Англии № 2004715, кл. G 11 С 7/00, опублик. 1980.

Патент США № 4247791, кл. G 11 С 7,100, опублик. 1980.

„„SU„„1236549 А I (54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ НА

КМДП-ТРАНЗИСТОРАХ (57) Изобретение относится к вычислительной технике и может быть использовано в запоминающих устроиствах для усиления сигналов считывания информации. Цель изобретения состоит в повышении чувствительности усилителя. Усилитель содержит два переключательных, нагрузочные транзисторы транзисторы обратной связи, ключевые транзисторы. Введение в устройство транзисторов обратной связи и ключевых транзисторов позволяет компенсировать разброс параметров плеч усилителя считывания. что позволяет повысить его чувствительность

2 и,1

1236549

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах для усиления сигналов считываемой информации.

Цель изобретения — повышение чувствительности усилителя считывания.

Схема усилителя считывания показана на фиг. 1, на фиг. 2 — временная диаграмма работы усилителя.

Усилитель содержит первый 1 и второй 2 переключательные транзисторы р-типа, первый и второй нагрузочные транзисторы 3 и

<о

4 п-типа, первый 5 и второй 6дифференциальУсилитель считывания работает следующим образом.

В статическом режиме на управляющих входах 9 и 10 поддерживаются низкие уровни напряжения, соответствующие напряжению логического «О», а на дифференциальных входах 5 и 6 — напряжение логической «1». При этом транзисторы 3 и 4 открыты, а транзисторы 1, 2, ll — 16 закрыные входы, первый 7 и второй 8 выходы, первый 9 и второй 10 управляющие входы, первый 11 и второй 12 транзисторы обратной связи р-типа, третий 13 и четвертый 14

15 транзисторы обратной связи п-типа, первый

15 и второй 16 ключевые транзисторы п-типа, причем истоки первого 1 и второго 2 переключательных транзисторов объединены, сто ки соединены соответственно с первым 7 и ?о вторым 8 выходами, которые соединены соответственно со стоками первого 3 и второго

4 нагрузочных транзисторов, истоки которых объединены, а затворы являются первым 5 и вторым 6 дифференциальными входами, исток первого транзистора 11 обратной связи соединен со стоком третьего транзистора 13 обратной связи, затвором пер вого переключательного транзистора 1 и стоком первого ключевого транзистора 15, исток второго транзистора 12 обратной связи соединен со стоком четвертого транзистора 14 обратной связи, затвором второго переключательного транзистора 2 и стоком второго ключевого транзистора 16, истоки ключевых транзисторов 15 и 16 соединены с первым управляющим входом 9, исто- З« ками переключательных транзисторов 1 и

2 и затворами третьего 13 и четвертого 14 транзисторов обратной связи, истоки первого 3 и второго 4 нагрузочных транзисторов соединены с вторым управляющим входом 10, затворами первого 11 и второго

12 транзисторов обратной связи и затворами ключевых транзисторов 15 и 16, сток первого транзистора 11 обратной связи соединен с истоком третьего транзистора !3 обратной связи и со стоком второго нагрузочного транзистора 4, сток второго транзисто45 ра 12 обратной связи соединен с истоком четвертого транзистора 14 обратной связи, а также со стоком первого нагрузочного транзистора 3. ты. В результате на выходах 7 и 8 также под держиьается напряжение логического «0».

Поскольку транзисторы 11 и 12 оказываются в диодном включении (затворы объединены со стоками через открытые транзисторы 1 и 2), то напряжение на затворах транзисторов 1 и 2 находится в диапазоне от значения напряжения логического «О» до порогового напряжения транзисторов 11 и 12 р-типа.

В режиме считывания информации (временная диаграмма на фиг. 2) в момент времени

1О на вход 10 подается высокий уровень напряжения Vip, равный логической «1». Начинается первый этап — формирование компенсирующей разности выходных напряжений

ЛЪ (ti) = — Vy ti) — Va(ti) с целью компенсации разброса параметров плеч усилителя.

В известном устройстве реализация этого этапа без дополнительных элементов и связей невозможна, и чувствительность усилителя равна

Vcp.= к A II где Al i — разность токов плеч известного усилителя, обусловленная разбросом параметров плеч усилителя, при разомкнутой обратной связи, когда затворы транзисторов 1 и 2 соединены со своими сгоками;

Ki — коэффициент, зависящий от параметров транзисторов усилителя.

При этом транзисторы 11 в 14 обратной связи закрыты, а транзисторы 3, 4, 15 и 16 оказываются в диодном включении. К моменту ti разность выходных напряжения становится равной "- (1, ) =, (1, ) — Va (t i )

К2

ti — to

Л1 с (2) где ЛЬ вЂ” средняя за время (i — t,) разность токов плеч усилителя; с — емкость выходов усилителя; к — коэффициент, зависящий от параметров транзисторов i силителя.

В момент 1 начинается собственно считывание информации: на дифференциальные входы 5 и 6 подается разность потенциалов, соответствующая считываемой информации, напряжение Vq устанавливается равным логической 1, à Vi< — логическому О.

При этом транзисторы 11 в 14 обратной связи открываются, а транзисторы 15 и 16 закрывакпся. В схеме начинается регенеративный процесс, в результате которого на выходах 7 и 8 усилителя устанавливаются напряжения логического 0 и логической 1 в соответствии со считываемой информацией (в соответствии со знаком входной разности потенциалов). В момент 12 начинается этап восстановления, и потенциалы устанавливаются до значений статического режима.

Таким образом, если до момента t через плечи усилителя протекал ток от входа 10 к входу 9, то после момента t направление тока изменяется на противоположное. Поэтому действие разности токов плеч A I, обусловленной разбросом параметров плеч, до момента ti, противоположно действию разности токов Л11 плеч обусловленной разбросом параметров плеч после ti Благодаря этому чувствительность усилителя повыша- гО ется (значение Vcp. уменьшается)

ЧсР = KJ A I ) сс Л вых (6g)) (Я где а — коэффициент пропорциональности между чувствительностью усилителя и начальной разностью выходных потенциалов (на практике сс= 1; ЛЪ вы..(ti) определяется выражением (2) .

Из выражений (1) и (3) следует, что предлагаемый усилитель по сравнению с известным обладает в N раз более высокой чувствительностью 20 — 1

При n= 1; С= 1 пф; Ki= кОм; К =-0,1

AIy/Л1г — — 0,8; ti — tp= 11 ис выигрыш составляет N= 8,3.

Формула изобретения

Усилитель считывания на КМДП-транзисторах, содержащий два переключательных транзистора р-типа и два нагрузочных транзистора, причем истоки переключательных транзисторов объединены и являются первым управляющим входом усилителя, стоки первого и второго переключательных

9 транзисторов соединены с соответствующими стоками нагрузочных транзисторов и являются соответственно первым и вторым выходами усилителя, истоки нагрузочных транзисторов объединены, а затворы являются соответственно первым и вторым дифференциальными входами усилителя, отличающийся тем, что, с целью повышения чувствительности усилителя, в него введены первый и второй транзисторы обратной связи р-типа, третий и четвертый транзисторы обратной связи п-типа, первый и второй ключевые транзисторы п-типа, причем исток первого транзистора обратнои связи соединен со стоком третьего транзистора обратной связи, затвором первого переключательного транзистора и стоком первого ключевого транзистора, исток второго транзистора обратной связи соединен со стоком четвертого транзистора обратной связи, затвором в-.орого переключательного транзистора и стоком второго ключевого транзистора, истоки ключевых транзисторов соединены с первыми управляющими входами, истоками переключательных транзисторов и затворами третьего и четвертого транзисторов обратной связи, истоки первого и второго нагрузочных транзисторов соединены с вторыми управляющими входами, затворами первого и второго транзисторов обратной связи и затворами ключевых транзисторов, сток первого. транзистора обратной связи соединен с истоком третьего транзистора обратной связи и со стоком второго нагрузочного транзистора, сток второго транзистора обратной связи соединен с истоком четвертого транзистора обратной связи и со стоком первого нагрузочного транзистора.

1236549

1

1 !

0у

Ь-Ь

Составитель В. Гордонова

Реда кто р А. С а бо Техред И. Верес Корректор С. Черни

Заказ 3014/55 Тираж 543 Г1одписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская на 6., д. 4!5

Филиал ППП «Патент». г. Ужгород, ул. Проектная, 4