Усилитель считывания на кмдп транзисторах

 

Изобретение относится к вычислительной технике и может быть использовано в запоминакщих устройствах на 1даЦП-транзисторах. Целью изобретения является повышение стабильности усилителя считывания. Усилитель содержит переключательные нагрузочные транзисторы, стробируюощй установочный транзистор, инвертирующие транзисторы, тактовую, общую шину , шину питания, управляющие транзисторы . Введение в усилитель дополнительных элементов позволяет сокра- ,тить время работы входной части усилителя в ассиметричном режиме, что позволяет снизить изменение чувствительности усилителя считывания и тем самьтм повысить его стабильность. 1 ил. i (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (И) 12 А1 (5D 4 G 11 С 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3801276/24-24 (22) 11.10.84 (46) 30.06.86. Бюп. и 24 (72) В.В.Баранов, Ю.M.Герасимов, Н.Г;Григорьев, А.Н.Кармазинский, П.Б.Поплевин и Э.П.Савостьянов (53) 681.327.6(088.8) (56) Патент США У 4136292, кл. G ..11 С 7/00, 1983.

Патент Великобритании

В 2018076, кл. G 11 С 7/00, 1983. (54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ НА

КМДП-ТРАНЗИСТОРАХ (57) Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах на КИЦП-транзисторах. Целью изобретения является повышение стабильности усилителя считывания. Усилитель содержит переключательные нагрузочные транзисторы, стробирующий установочный транзистор, инвертирующие транзисторы, тактовую, общую шину, шину питания, управляющие транзисторы. Введение в усилитель дополнительных элементов позволяет сокра,тить время работы входной части уси-. лителя в ассиметричном режиме, что позволяет снизить изменение чувствительности усилителя считывания и тем самым повысить его стабильность.

1 ил.

1241285

1О

f5

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах на КМДП-.транзисторах.

Цель изобретения — повышение стабильности усилителя.

На чертеже показана схема усилителя считывания.

Усилитель считывания на КИДПтранзисторах содержит первый 1 и вто- рой 2 переключательные транзисторы первого типа проводимости, первый 3 и второй 4 .нагрузочные транзисторы, второго типа проводимости, первый стробирующий транзистор 5 второго типа проводимости, первый 6 и второй 7 инвертирующие транзисторы первого типа проводимости, первый уста- новочный транзистор 8 первого типа проводимости, первый 9 и второй 10 входы, первый 11 и второй 12 выходы, первую тактовую шину 13, шину питания .14 и общую шину 15, а также первый 16 и второй 17 управляющие транзисторы первого типа проводимости, второй стробирующий транзистор 18 второго типа проводимости, вторую тактовую шину 19, первый триггер 20 на первом 21 и втором 22 активных ,транзисторах первого типа проводимости и первом 23 и втором 24 нагрузочных транзисторах второго типа проводимости, второй триггер 25 на первом 26 и втором 27 активных транзисторах первого типа проводимости и первом 28 и втором 29 нагрузочных транзисторах второго типа проводимос— ти, второй 30 и третий 31 установочные транзисторы второго типа проводимости, четвертый 32 и пятый 33 установочные транзисторы первого типа проводимости, причем истоки переключательных транзисторов 1 и 2 со единены с общей шиной 15 сток первого переключательного транзистора 1 соединен с затвором второго переключательного транзистора 2, с стоками первых установочного 8 .и нагрузочного 3 транзисторов и затвором первого инвертирующего транзистора 6, сток второго перключательного транзистора 2 соединен с затвором первого переключательного транзистора 1, истоком первого установочного транзистора 8, стоком второго нагрузочного транзистора 4 и затвором второго инвертирующего транзистора 7, затворы первого и второго нагрузочных транзисторов 3 и 4 соединены с первым 9 и вторым 10 входами усилителя соответственно, истоки — с стоком первого стробирующего транзистора 5, исток которого соединен с шиной питания 14, зат,op — с первой тактовой шиной 13 и затвором первого. установочного транзистора, стоки первого и второго инвертирующих транзисторов 6 и 7 соединены с первым 11 и вторым 12 выходами усилителя соответственно, а ис-. токи — объединены, затворы первого 16 и второго 17 управляющих транзисторов соединены с стоками первого 1 и второго 2 нереключательных транзисторов соответственно, истоки — с общей шиной 15, стоки — с стоком второго стробирующего транзистора 18, исток которого соединен с шиной питания 14, а затвор — .с второй тактовой шиной 19, сток второго стробирующего транзистора 18 соединен с стоками первых 21 и 23 и затворами вторых 22 и 24 активных и нагрузочных транзисторов первого триггера 20, истоками инвертирующих транзисторов 6 и 7 и истоками активных транзисторов 26 и 27. второго триггера 25, стоки вторых 22 и 24 . и затворы первых 21 и 23 активных и, нагрузочных транзисторов первого триггера 20 соединены с затворами второго 30 и третьего 31 установочных транзисторов, истоки которых соединены с. шиной питания 14 и истоками нагрузочных транзисторов 23, 24 и 28, 29 первого 20 и второго 25 триггеров, стоки — с первым 11 и вторым 12 выходами усилителя соответственно, стоки первых 26 и 28 и затворы вторых 27 и 29 активных и нагрузочных транзисторов второго триггера 25 соединены с первым выходом 11 усилителя, стоки вторых 27 и 29 и затворы первых 26 и 28 активных и нагрузочных транзисторов второго триггера 25 соединены с вторым выходом 12 усилителя, истоки четвертого 32 и пятого 33 установочных транзисторов соединены с общей шиной 15 и истоками .активных транзисторов,21 и 22 первого триггера 20„ затворы — с первой тактовой шиной 13, стоки — со стоками первого 1 и второго 2 переключательных транзисторов соответственно.

Усилитель считывания работает следующим образом.

В статическом режиме на первой тактовой шине 13 поддерживается

1241285 напряжение лог. "1", а на второй тактовой шине 19 — напряжение лог ° "0". На. входах 9 и 10 подцерживаются одинаковые напряжения, т.е. разность потенциалов входов усилителя равна нулю. При этом транзисторы 8, 18, 22, 23, 30-33 открыты, а остальные транзисторы закрыты.

В результате в узлах .34 и 35 входной части усилителя на транзисторах 1-5, 10

8, 32 и 33 установлены напряжения лог ° "0", т.е. входная часть усилителя установлена в симметричное состояние.

В узле 36 первого триггера 20 15 подцерживается напряжение лог .",1", а в узле 37 — лог."0". На выходах 11 и 12 установлены напряжения лог ."1". .Сквозное протекание тока через усилитель отсутствует, т.е. в статичес- 20 ком решении усилитель мощность не потребляет.

В .режиме считывания информации, на входы 9 и 10 подается напряжение, соответствующее считываемой информа- 25 ции, а на тактовую шину 13 и шину 19— напряжение лог."О" и лог."1" соответ ственно. В результате входная часть схемы на транзисторах 1-5, 8 и 32-33 переключается в одно из установочных gp состояний, и в одном иэ узлов 34 и 35 (для определейности, пусть в узле 34) устанавливается напряжение лог."1", а в другом узле 35 — лог."0".

Переключение входной части усилителя приводит к тому, что открывается один из управляющих транзисторов 16 и 17, а именно транзистор 16, на затворе которого после переключения входной части усилителя появляется 40 напряжение лог. "1".

В результате отпирания транзистора 16 в узле 36 первого триггера 20 устанавливается напряжение лог."0", а в узле 37 - лог."1", т.е. триггер устанавливается в противоположное состояние. При этом открывается инвертирующий триггер 6, запираются установочные транзисторы 30 и 31, и триггер 25 переключается в устойчивое состояние, в результате чего на выходе 12 устанавливается напряжение лог. "0", а на выходе 12 — лог."1".

После переключения триггера 25 входная часть усилителя на транзисторах 1-5, 8, 32-33 устанавливается в симметричное состояние путем пода" чи напряжения лог. "1" на тактовую шину 13 и выравнивания напряжений на входах 9 и 10 (считываемый сигнал на входах 9 и 10 уже не нужен) . При этом закрываются инвертирующие 6 и 7 и управляющие 16 и 17 транзисторы.

Однако считанная информация сохраняется на выходах 11 и 12, поскольку триггеры 20 и 25 сохраняют свои состояния.

В исходное состояние, соответствующее статическому режиму, усилитель приводится путем подачи напряжения лог. 0" на вторую тактовую шину 19.- При этом открывается транзистор 18, который переключает первый триггер 20 в исходное состояние. В результате открываются установочные транзисторы 30 и 31, и второй триггер 25 устанавливается в симметричное состояние, при котором на выходах 11 и 12 усилителя устанавливаются одинаковые напряжения лог."1".

Таким образом, входная часть усилителя на транзисторах 1-5, 8, 32-33 находится в ассиметричном cocTosfHHH в режиме считывания в течение времеыин ни t д от момента подачи разностж С входного напряжения (между входами 9 и 10) до момента переключения второго триггера 25.

Во время работы усилителя его параметры могут изменяться под воздействием различных факторов, например иэ-эа эффекта горячих электронов, влияние которого наиболее существенно для субмикронной технологии (эффект горячих электронов приводит к изменению пороговых напряжений транзисторов). Наиболее важным параметром усилителя считывания является

его чувствительность, определяемая как минимальная величина входного сигнала, регистрируемого усилителем.

Чувствительность зависит от раэбаланса плеч входной части усилителя на транзисторах 1-5, 8, 32-33, а именно от различия параметров симметричных транзисторов 1 и 2, 3 и 4, 32 и 33.

Если входная часть усилителя находится в симметричном состоянии, то параметр плеч входной части под воздействием дестабилизирующих факторов изменяются одинаково, а чувствитель.ность практически не изменяется. Чувствительность изменяется пропорцио-нально времени работы входной части в ассиметричном состоянии t т.е.:

4С т с 1 ac >

l 241385

ЗО

45

55 где V — чувствительность усилителя; й. — коэффициент пропорциональности.

Для уменьшения изменения чувствительности, т.е. для стабилизации V > необходимо уменьшать время работы входной части в ассиметричном режиме Ед *

В предлагаемом устройстве время работы в ассиметричном режиме входной части сведено к минимуму, равномин му,, путем введения дополнительных элементов, позволяющих запомнить состояние входной части. В прототипе таких элементов нет, и время работы входнои части прототипа в асиин симетричном режиме t определяется параметрами цикла запоминающего устройства, в котором работает прототип.

При времени цикла запоминающего вр мин устройства 1 мкс отношение t„ / составляет значительную величину, равную 12 (при задержке на каскад в цепочке идентичных К)ЩП-инверторов, равной 3 нс) .

Поскольку коэффициенты пропорцио— нальности k для прототипа и предлагаемого устройства одинаковы в силу одинаковости входных частей усилителей, то в предлагаемом усилителе V, изменяется в 12 раз меньше по сравнению с прототипом при одном и том же цикле работы, т.е. более, чем на порядок стабильнее чувствительность усилителя. При этом быстродействие усилителя уменьшается не более, чем на 10-15Х по.сравнению с прототипом.

Формула из о брет ения

Усилитель считывания на. KMgII-транзисторах, содержащий первый и второй переключательные транзисторы первого типа проводимости, первый и второй нагрузочные транзисторы второго типа проводимости, первый стробирующий транзистор второго типа проводимости, первый и второй инвертирующие транзисторы первого типа проводимости, первый установочный транзистор первого типа проводимости, первую тактовую шину, шину питания и общую шину, причем истоки переключательных транзисторов соединены с общей шиной, сток первого переключательно го транзистора соединен с .затвором

519

15 2Q

25 второго переключатсльного транзисто-. ра, со стоками первых установочного и нагрузочного транзисторов и затвором первого инвертирующего транзисто-. ра, сток второго переключательного транзистора соединен с затвором первого переключательного транзистора, истоком первого установочного транзистора, стоком второго нагрузочного транзистора и затвором второго инвертирующего транзистора, затворы первого и второго нагрузочных тран— зисторов являются первым и вторым входами усилителя соответственно, истоки соединены с стоком первого стробирующего транзистора, исток которого соединен с шиной питания, затвор — с первой тактовой шиной и затвором первого установочного транзистора, стоки первого и второго инвертгярующих транзисторов соединены с первым и вторым выходами усилителя соответственно, а истоки — обьединены, и т л и ч а ю шийся тем, что, с целью повышения стабильности усилителя, он содержит первый и второй управляющие тра.нзисторы первого типа проводимости, вторую тактовую шину, первый триггер на первом и втором активных транзисторах первого типа проводимости и первом и втором нагрузочных транзисторах второго типа проводимости, второй триггер на первом и втором активных транзисторах первого типа проводимости и первом и втором нагрузочных транзисторах второго типа проводимости, второй и третий установочные транзисторы второго типа,проводимостн, четвертый и пятыи установочные транзисторы первого типа проводимости, причем затворы первого и второго управляющих транзисторов соединены с стоками первого и второго переключательных транзисторов еоотI ветственно, истоки — с общей шиной, стоки — с стоком второго стробирующего транзистора, исток которого соеди— нен с шиной питания, а затвор — с второй тактовой шиной, сток второго сгробирующего транзистора соединеи с стоками первьгх и затворами вторых активньгх и нагрузочных транзисторов первого триггера, истоками инвертирующих транзисторов и истоками активных транзисторов второго триггера, стоки вторых и затворы первых активных и нагрузочных транзисторов

124 1285

С ос тавит ель В. Гордо нон а .Редактор Т.Парфенона Техред О. Сопко Корректор,E.paøêo

Заказ 3603/46 Тирах 543

Подпис ное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, первого триггера соединены с затворами второго и третьего установочных транзисторов, истоки которых соединены с шиной питания и истоками нагру5 зочных транзисторон .первого и второго триггеров, стоки — с первым и вторым выходами усилителя соответственно, стоки первых и .затворы .вторых активных и нагрузочных транзистороэ второ- 10 го триггера соединены с первым BbIxQ дом усилителя, стоки вторых и затво1 ры первых активных и нагрузочных транзисторов второго триггера соединены с вторым выходом усилителя, истоки

f четвертого и пятого установочных транзисторов соединены с общей шиной и истоками активных транзисторов первого триггера, затворы — с первой тактовой шиной, стоки — с стоками первого и второго переключательных транзисторов соответственно.