Усилитель считывания (его варианты)

 

1. Усилитель считывания, содержа-. щий ключбвые транзисторы с первого по девятый и нагрузочные транзисторы с первого по шестой, причем затвор и исток первого нагрузочного транзистора подключен к стоку первого.и затвору второго ключевых транзисторов, стоки первого, третьего, четвертого, пятого и шестого нагрузочных транзисторов подключены к первой шине питания , исток первого ключевого транзистора подключен к шине нулевого потенциала , затвор и исток второго нагрузочного транзистора подключен к стоку третьего ключевого транзистора, затвор четвертого ключевого транзистора подключен к стоку третьего ключевого .транзистора и затвору пятого ключевого транзистора, затвор третьего ключевого транзистора и исток пятого ключевого транзистора являются первым входом усилителя, сток пятого ключевого тран.зистора подключен к истоку третьего , нагрузочного транзистора и затвору шестого ключевого транзистора, сток которого подключен к истоку.четвертого нагрузочного транзистора и затвору седьмого ключевого транзистора, сток седьмого ключевого транзистора подключен к затвору и истоку пятого нагрузочного транзистора, сток вось- , мого ключевого транзистора подключен к истоку шестого нагрузочного транзистора , сток девятого ключевого транзистора подключен к истоку шестого ключевого транзистора, исток девятого ключевого транзистора - к шине нулевого потенциала, о т л и ч а ющ и и с я тем, что, с целью повьшгения надежности усилителя, в него введены седьмой и восьмой нагрузочные транзисторы и ключевые транзисторы с десятого по четырнадцатый, причем сток седьмого нагрузочного транзистора подключен ко второй шине питания, i затвор и сток восьмого нагрузочного (Л Tpa-.i3HCTOpa подключены к первой, шине питания, затвор и исток седьмого наС грузочного транзистора подключены к стоку второго ключевого транзистора, исток восьмого нагрузочного транзистора подключен к стоку третьего ключевого транзистора, сток десятого ключевого транзистора подключен к со 1 стоку пятого ключевого транзистора, а его затвор -к стоку третьего ключе х вого транзистора, сток и затвор одиню надцатого ключевого транзистора соесо динены соответственно с истоком десятого и стоком пятого ключевых транзисторов , сток двенадцатого ключевого транзистора соединен с истокбм . одиннадцатого ключевого транзистора, затворы двенадцатого и тринадцатого ключевых транзисторов являются вторым входом усилителя, стоки тринадцатого и четырнадцатого ключевых транзисторов соединены с истоком третьего ключевого транзистора, затвор четь1рнадцатого ключевого транзистора подклю

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИ4ЕСНИХ

РЕСГ1УБЛИН (5D 4 G 11 С 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВтО СНОму СвиДетельСтву

/

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3645825/24-24 .(22) 28.09.83 (46) 15.05.88. Бюл. В 18 (72) М.А.Портнягин, В.Г.Хайновский, С.Н.Маковец, Н.E.Ãàáîâà и С.А.Очерет (53) 681.327(088.8) (56) Патент США Ф 4103189, кл. 365/233, опублик. 1978. (54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ (ЕГО ВАРИАНТЫ) (57) 1. Усилитель считывания, содержащий ключевые транзисторы с первого по девятый и нагрузочные транзисторы с первого по шестой, причем затвор и исток первого нагрузочного транзистора подключен к стоку первого.и затвору второго ключевых транзисторов, стоки первого, третьего, четвертого, пятого и шестого нагрузочных транзисторов подключены к первой шине питания, исток первого ключевого транзистора подключен к шине нулевого потенциала,затвор и исток второго нагрузочного транзистора подключен к стоку третьего ключевого транзистора, затвор четвертого ключевого транзистора подключен к стоку третьего ключевого транзистора и затвору пятого ключевого транзистора, затвор третьего ключевого транзистора и исток пятого ключевого транзистора являются первым входом усилителя, сток пятого ключевого транзистора подключен к истоку третье". го. нагрузочного транзистора и затвору шестого ключевого транзистора, сток которого подключен к истоку. четвертого нагрузочного транзистора и затвору седьмого ключевого транзистора, сток седьмого ключевого транзистора подключен к затвору и истоку пятого

ÄÄSUÄÄ 1137923 A нагрузочного транзистора, сток восьмого ключевого транзистора подключен к истоку шестого нагрузочного транзистора, сток девятого ключевого транзистора подключен к истоку шестого ключевого транзистора, исток девятого ключевого транзистора — к шине ну левого потенциала, о т л и ч а ю щ и -й с я тем, что, с целью повышения надежности усилителя, в него введены седьмой и восьмой нагрузочные транзисторы и ключевые транзисторы с десятого по четырнадцатый, причем сток седьмого нагрузочного транзистора подключен ко второй шине питания, а затгор и сток восьмого нагрузочного траазистора подключены к первой шине питания, затвор и исток седьмого нагрузочного тра зистора подключены к стоку второго ключевого транзистора, исток восьмого нагрузочного транзистора подключен к стоку третьего клю- чевого транзистора, сток десятого ключевого транзистора подключен к стоку пятого ключевого транзистора, а его затвор - к стоку третьего ключе вого транзистора, сток и затвор одиннадцатого ключевого транзистора соединены соответственно с истоком десятого и стоком пятого ключевых транзисторов, сток двенадцатого ключевого транзистора соединен с истоком . одиннадцатого ключевого транзистора, затворы двенадцатого и тринадцатого ключевых транзисторов являются вторым входом усилителя, стоки тринадцатого и четырнадцатого ключевых транзисторов соединены с истоком третьего ключевого транзистора, затвор четырнадцатого ключевого транзистора подклю1137923. чен к стоку второго ключевого транзистора, истоки второго, двенадцатого,—, тринадцатого и четырнадцатого ключе- . вых транзисторов подключены к шине нулевого потенциала, затвор первого ключевого транзистора является третьим входом усилителя, стоки четвертого ключевого и второго нагрузочного транзисторов подключены ко второй шине питания, исток четвертого, ключевого транзистора соединен со стоком пятого ключевого транзистора, затворы третьего и четвертого нагрузочных транзисторов и девятого ключевого транзистора подключены к первой шине питания, истоки седьмого и восьмого ключевых транзисторов подключены к шине нулевого потенциала, затвор восьмого ключевого транзистора подключен к стоку седьмого ключевого транзистора, затвор шестого нагруэочного транзистора и сток восьмого ключевого транзистора являются выходом усилителя. . 2. Усилитель считывания, содержащий ключевые транзисторы с первого по шестой и нагрузочные транзисторы с первого по девятый, причем затвор и исток первого нагрузочного транзистора подключен к стоку первого и затвору второго ключевых транзисторов, стоки первого, четвертого, пятого и шестого нагрузочных транзисторов подключены первой шине питания, исток первого ключевого транзистора подклю чен к шине нулевого потенциала, зат» вор и исток второго нагрузочного транзистора подключены к стоку третьего ключевого транзистора, затвор четвертого ключевого транзистора подключен к стоку третьего ключевого транзистора и затвору пятого ключевого транзистора,. затвор третьего. ключевого транзистора и исток пятого ключевого транзистора являются первым входом усилителя, сток пятого ключевого транзистора подключен к затвору и истоку третьего нагрузочного транзистора и затвору шестого ключевого транзистора, сток которого подключен к истоку четвертого .нагруэочного транзистора, сток восьмого ключевого транзистора подключен к истоку шестого нагрузочного транзистора, сток девятого ключевого транзистора подключен к истоку шестого ключевого транзисто-. ра, отличающийся тем, что, с целью повышения надежности усилителя, в него введены нагрузочные транзисторы с седьмого по одиннадцатый и ключевые транзисторы с десятого по шестнадцатый, причем сток седьмого нагруэочного транзистора подключен ко второй шине питания, затвор и исток подключены к стоку второго ключевого транзистора, .стоки и затворы восьмого и девятого, стоки десятого и одиннадцатого нагрузочных транзисторов подключены к первой шине питания, исток восьмого нагрузочного транзистора соединен со стоком третьего ключевого транзистора, исток девято- го нагрузочного транзистора подключен к стоку пятого ключевого транзистора, затвор и исток десятого нагрузочного транзистора подключены к стоку тринадцатого ключевого транзистора, затворы одиннадцатого нагрузочного, тринадцатого и четырнадцатого ключевых транзисторов подключены к стоку восьмого ключевого транзистора, стоки десятого и одиннадцатого ключевых транзисторов подключены к истокам третьего и девятого ключевых транзисторов, а истоки — к шине нулевого потенциала, затвор десятого ключевого транзистора подключен к стоку второго ключевого транзистора, затворы одиннадцатого и шестнадцатого ключевых транзисторов являются вторым входом усилителя, стоки двенадцатого и .четырнадцатого ключевых транзисторов подключены к первой шине питания, затвор двенадцатого ключевого транзистора соединен со стоком шестого ключевого транзистора, исток двенадцатого .ключевого транзистора соединен со стоком седьмого ключевого транзистора, истоки тринадцатого и пятнадцатого ключевых транзисторов подключены к шине нулевого потенциала, затвор пятнадцатого ключевого транзистора соединен со стоком тринадцатого ключевого транзистора, истоки .одиннадцатого нагрузочного и четырнадцатого ключевого транзисторов и сток пятнадцатого ключевого *транзистора являются выходом усилителя, сток шестнадцатого ключевого .транзистора подключен к истоку седьмого клЮчевого транзистора, исток шестнадцатого ключевого транзистора соединен с шиной нулевого потенциала, затвор первого ключевого транзистора является третьим входом усилителя, исток второго ключевого транзистора подключен к шине нулевого потенциала, стоки второго и

1137923 третьего нагрузочных транзисторов и четвертого ключевого транзистора подключены ко второй шине питания, исток четвертого ключевого транзистора соединен со стоком пятого ключевого транзистора, затвор четвертого нагрузочного транзистора подключен к первой шине питания, затворы седьмого и деВятого ключевых транзисторов подключены к стоку пятого ключевого транзистора, затвор пятого нагрузочного

Изобретение относится к вычисли-. тельной технике и может быть исполь зовано при создании электрически про-. граммируемых постоянных запоминающих устройств на лавинно-инжекцион- 5 ных транзисторах с "плавающими" затворами и ультрафиолетовым стиранием информации.

Известны усилители считывания для запоминающего устройства. Один из 1О известных усилителей считывания содержит восемь МДП-транзисторов, причем стоки первого, третьего, четвертого и седьмого-МДП-транзисторов подключены к шине питания, затворы перво15 го, третьего и седьмого МДП-транзисторов соединены.с истоком первого и стоком второго МДП-транзисторов, исток третьего МДП-транзистора подключен к затвору второго МДП-транзистора, истоки второго, пятого и восьмого МДП-транзисторов соединены с общей шиной, затвор и исток четвертого МДП-транзистора подключены к стоку пятого и затвору шестого МДП-транзисторов соответственно, затвор пятого, .истоки шестого и седьмого КДП-транзисторов являются входом усилителя считывания, сток шестого МДП-транзистора является выходом усилителя, сток ЗО, восьмого МДП-транзистора с "плавающим затвором подключен к затвору

1f второго МДП-транзистора, затвор восьмого МДП-транзистора подключен к шине питания. 35 . Недостатками этого усилителя считывания являются низкое. быстродействие .и ограниченная. область работотранзистора подключен к стоку шесто- го ключевого транзистора, исток пятого нагрузочного транзистора соединен со стоком девятого ключевого транзистора, затвор шестого нагрузочного транзистора соединен со стоком восьмого ключевого транзистора, затвор которого подключен к стоку седьмого ключевого транзистора, исток восьмого ключевого транзистора соединен с шиной нулевого потенциала. способности при изменении питающего напряжения.

Из известных усилителей считывания наиболее близким техническим решением к данному изобретению является усилитель считывания, содержащий нагрузочные транзисторы с первого по шестой, ключевые транзисторы с первого по девятый и разделительный транзистор, причем стоки нагрузочных транзисторов и второго ключевого транзистора подключены к шине питания, затвор и исток первого нагрузо .ного транзистора подключены к стоку первого ключевого транзистора и затвору второго ключевого транзистора, исток которого подключен к затворам первого и третьего ключевых транзисторов и истокам четвертого и пятого ключевых транзисторов, истоки второго, третьего и девятого ключевых транзисторов соединены с общей шиной, затвор и исток второго нагрузочного транзистора подключены к стоку третьего ключевого транзистора и затворам четвертого и пятого ключевых транзисторов, затвор и исток третьего нагрузочного транзистора подключены к стоку пятого ключевого транзистора и затвору шестого ключевого транзистора, затвор и сток четвертого наГ грузочнЬго транзистора подключены к стоку шестого ключевого транзистора и затворам седьмого и восьмого ключевых транзисторов, затвор и исток пятого нагрузочного транзистора подключены к стоку седьмого ключевого транзистора и затвору шестого нагрузочно1137923 го транзистора, исток которого подключен к стоку восьмого ключевого транзйстора и выходной шине, истоки шестого, седьмого и восьмого ключевых транзисторов соединены между собой и подключены к стоку девятого ключевого транзистора, затвор которого подключен к шине управления режимами работы, сток разделительного тран- 10 зистора подключен к истоку второго ключевого транзистора, исток разделительного транзистора подключен к входной информационной шине, а его затвор — к шине управления. 15 Недостатком этого усилителя считывания является низкая надежность, связанная с использованием в качестве нагрузочных транзисторов транзисторов с обеднением. 20

Целью настоящего изобретения является повышение надежности усилителя считывания при сохранении его быстродействия.

Поставленная цель — по первому 25 варианту усилителя считывания — достигается тем, что в усилитель считывания, содержащий ключевые транзисторы с аервого по девятый и нагрузочные транзисторы с первого по шестой, причем затвор и исток первого нагрузочного транзистора подключен к стоку первого и затвору второго ключевых транзисторов, стоки первого, третьего, четвертого, пятого и шестого нагрузочных транзисторов подключе

35 ны к первой шине питания, исток первого ключевого транзистора подключен к шине нулевого потенциала, затвор и исток второго нагрузочного транэис- 40 . тора подключен к стоку третьего ключевого транзистора, затвор четвертого ключевого транзистора подключен к . стоку третьего ключевого транзистора и затвору пятого ключевого транзисто- 45 ра, затвор третьего ключевого транзистора и исток пятого ключевого транзистора являются первым входом усилителя, сток пятого ключевого транзистора подключен к истоку третьего нагрузочного транзистора и затвору шестого ключевого транзистора, сток которого подключен к истоку четвертого нагрузочного транзистора и затвору седьмого ключевого транзистора, сток седьмого ключевого транзистора под55 ключен к затвору и истоку пятого нагруэочного транзистора, сток восьмого ключевого транзистора подключен к истоку шестого нагруэочного транзистора, сток девятого ключевого транзистора подключен к истоку шестого ключевого транзистора, исток девятого ключевого транзистора — к шине нулевого потенциала, — введены седьмой и вось мой нагрузочные транзисторы и ключевые транзисторы с десятого по четырнадцатый, причем сток седьмого нагрузочного транзистора подключен ко второй шине питания, затвор и сток восьмого нагрузочного транзистора подключены к первой шине питания, затвор и исток седьмого нагрузочного транзистора подключены к стоку второго ключевого транзистора, исток восьмого нагрузочного транзистора подключен, к стоку третьего ключевого транзистора, сток десятого ключевого транзистора подключен к стоку пятого ключевого транзистора, а его затвор к стоку третьего ключевого транзистора, сток и затвор одиннадцатого ключевого транзистора соединены соответственно с истоком десятого и стоком пятого ключевых транзисторов, сток двенадцатого ключевого транзистора соединен с истоком одиннадцатого ключевого транзистора, а затворы двенадцатого и .тринадцатого ключевых транзисторов являются вторым входом усилителя, стоки тринадцатого и четырнадцатого ключевых транзисторов соединены с истоком третьего ключевого транзистора, затвор четырнадцатого ключевого транзистора подключен к стоку второго ключевого транзистора, истоки второго, двенадцатого, тринадцатого и четырнадцатого ключевых транзисторов подключены к шине нулевого потенциала, затвор первого ключевого транзистора является третьим входом усилителя, стоки четвертого ключевого и второго нагруэочного транзисторов подключены ко второй шине питания, исток четвертого ключевого транзистора соединен со стоком пятого ключевого транзистсра, затворы третьего и четвертого и нагрузочных транзисторов и девятого ключевого транзистора подключены к первой шине питания, истоки седьмого и восьмого ключевых транзисторов подключены к шине нулевого потенциала, затвор восьмого ключевого транзистора подключен к стоку седьмого ключевого транзистора, затвор шестого нагруэочного транзистора и сток восьмого

5 11379 ключевого транзистора являются вьжодом усилителя.

Поставленная цель достигается — по второму варианту усилителя считыва-.

5 ния — тем, что в усилитель считывания, содержащий ключевые транзисторы с первого по шестой и нагруэочные транзисторы с первого по девятый, причем затвор и исток первого нагруэочного транзистора подключен к стоку первого и затвору второго ключевых транзисторов, стоки первого, четвертого, пятого и шестого нагрузочных транзисторов подключены к первой шине питания, исток первого ключевого транзистора подключен к шине нулево- го потенциала, затвор и исток второго нагрузочного транзистора подключены к.стоку третьего ключевого транзисто- И ра, затвор четвертого ключевого транзистора подключен к стоку третьего ключевого транзистора и затвору пятого ключевого транзистора, затвор третьего ключевого транзистора и исток 25 пятого ключевого транзистора являются .первым входом усилителя, сток пятого ключевого транзистора подключен к затвору и истоку третьего нагрузочного транзистора и затвору шестого ключевого транзистора, сток которого подключен к истоку четвертого нагрузочного транзистора, сток восьмого ключевого транзистора подключен к истоку шестого нагрузочного транзисто- 35 ра, сток девятого ключевого транзистора подключен к истоку шестого ключевого транзистора, — введены нагрузочные транзисторы с седьмого по одиннадцатый и ключевые транзисторы с де- 4О сятого по шестнадцатый, причем сток седьмого нагрузочного транзистора подключен ко второй шине питания, а затвор и исток подключены к стоку второго ключевого транзистора, стоки 45 и затворы восьмого и девятого, стоки десятого и одиннадцатого нагрузочных транзисторов подключены к первой шине питания, исток восьмого нагрузочного транзистора соединен со стоком третье-5О

ro ключевого транзистбра, исток девятого нагруэочного транзистора подключен к стоку пятого ключевого транзистора, затвор и исток десятого нагрузочного транзистора подключены к стоку тринадцатого ключевого транзистора, затворы одиннадцатого нагрузочного, тринадцатого и четырнадцатого ключевых транзисторов подключены к стоку восьмого ключевого транзистора, ю стоки дЕсятого и одиннадцатого ключевых транзисторов подключены к истокам третьего и девятого ключевых транзисторов, а истоки — к шине нулевого потенциала, затвор десятого ключевого транзистора подключен к стоку второго ключевого транзистора, затворы одиннадцатого и шестнадцатого ключевых транзисторов являются вторым входом усилителя, стоки двенадцатого и четырнадцатого ключевых транзисторов подключены к первой шине питания, затвор двенадцатого ключевого транзистора соединен со стоком шестого ключевого транзистора, исток двенадцатого ключевого транзистора соединен со стоком седьмого ключевого транзистора, истоки тринадцатого и пятнадцатого ключевых транзисторов подключены к шине нулевого потенциала, затвор пятнадцатого ключевого транзистора соединен со стоком тринадцатого ключевого транзистора, истоки одиннадцатого нагрузочного и четырнадцатого ключевого транзисторов и сток пятнадцатого ключевого транзистора являются выходом усилителя считывания, сток шестнадцатого ключевого транзистора нодключен к истоку седьмого ключевого транзистора, исток шестнадцатого ключевого транзистора соединен с нулевого потенциала, затвор первого ключевого транзистора является третьим входом усилителя, исток второго ключевого транзистора подключен к шине нулево-. го потенциала, стоки второго и третьего нагрузочных и четвертого ключевого транзисторов подключены ко вто- -. рой шине питания, исток четвертого ключевого транзистора соединен со стоком пятого ключевого транзистора, затвор четвертого нагрузочного транзистора подключен к первой шине питания, затворы седьмого и девятого

I ключевых транзисторов подключены к стоку пятого ключевого транзистора, затвор пятого нагрузочного транзистора подключен к стоку шестого клвчевого транзистора, исток пятого нагрузочного транзистора соединен со сто-. ком девятого ключевого транзистора, затвор шестого нагрузочного транзистора соединен со стоком восьмого ключевого транзистора, затвор которого подключен к стоку седьмого ключевого транзистора, исток восьмого ключево1137923

ro транзистора соединен с шиной нулевого потенциала, На фиг. 1 и фиг. 2 изображены принципиальные электрические схемы первого и второго вариантов усилителя считы-. вания соответственно.

Усилитель считывания по первому варианту (фиг. 1) содержит нагрузочные транзисторы 1-8 с первого по восьмой, ключевые транзисторы 9-22 с первого по четырнадцатый, первый 23 и второй 24 входы, выход 25, третий вход 26, первую 27 и вторую 28 шины питания, шину 29 нулевого потенциала. 15

Все транзисторы 1 22 ИДП-типа, из них транзисторы 1, 2,5,6, 7 — обедненного типа, транзисторы 9-11, 14-17 и 2022 - обогащенного типа, транзисторы

3,4,8, 12, t 3, 18 — с нулевым пороговым 20 напряжением, транзистор 19 выполнен в виде элемента памяти с "плавающим" затвором. Для пояснения работы усили. теля на фиг. 1 позициями 30-34 обозначены узлы принципиальной электричес- 25 кой схемы усилителя.

Работа усилителя определяется сигналом на входе 26, а также сигналами, поступающими на входы 23 и 24. Усилитель переходит в режим усилителя счи-30 тывания, если на вход 26 приходит высокий уровень (лог,"1"), равный напряжению на шине 27. Если на вход 26 приходит сигнал низкого уровня (лог.

"0"), то усилитель переходит в режим работы усилителя записи (в этом случае вход 23 является одновременно и выходом усилителя).

Рассмотрим режим работы усилителя считывания. В данном режиме на вход

26 приходит сигнал высокого уровня, который отпирает транзисторы 21 и

20, шунтируя истоки транзисторов 11 и 19 на шину 29. Входной сигнал, поступающий на вход 24, не может повли- 45 ять на работу усилителя считывания, так как входной сигнал дважды инвертируется инверторами на транзисторах

1, 9 и 7, 10 и поступает на затвор транзистора 22.

Пусть работа усилителя считывания рассматривается с момента, когда к входу 23 подключена разрядная шина с запрограммированным элементом памяти. В результате вход 23 будет

55 стремиться зарядиться, т ° е. его потенциал повысится относительно установившегося значения, например в случае проводящего элемента памяти.

В момент подключения разрядной шины ко входу усилителя считывания происходит падение потенциала за счет разряженного паразитного конденсатора столбца, как и в прототипе, который достаточно быстро заряжается токами, протекающими через транзистор 3 и транзисторы 12 и 13. Дальнейшее повы- шение потенциала на входе 23 приводит к отпиранию транзистора 11 и снижению потенциала в узле 30.

Уменьшение потенциала в узле 30 приводит к медленному запиранию транзисторов 13 и 12. Запирание этих транзисторов вызывает проводимость транзисторов 19 и 14. Цепь на транзисторах 18, 19 и 20 служит для ограничения тока транзистором 3. Транзистор 17 служит для подсмещения потенциала истока транзистора 14, когда последний открыт и через него про" текает ток. Транзистор 17 в момент проводимости транзистора 14 искусственно повьппает пороговое напряжение .транзистора 14 с целью обеспечения на выходе узла 33 высокого уровня напряжения, достаточного для срабатывания последующего инвертора на транзисторах 5, 15.

Таким образом, при повышении потенциала на затворе транзистора 14 с

1,95 до 3,18 В проводимость транзистора 14 возрастает и происходит запирание транзистора 15 и повьппение потенциала в узле 34, который практически полностью достигает значения напряжения на шине 27 благодаря использованию в качестве нагрузки транзистора 5. По мере нарастания на- пряжения в узле 34 происходит разряд выходного паразитного конденсатора на выходе 25 через ключевой транзистор

16 до величины низкого уровня выходного напряжения.

В следующий момент времени, когда к входу.23 подключается разрядная шина с элементом памяти, в который записано состояние лог. "1" (проводящее состояние), происходит резкое понижение потенциала на входе 23„ которое в данном случае играет положительную роль, так как вызывает бо- лее сильное запирание транзистора 11.

Это приводит.к быстрому повьппению потенциала узла 30. Основной нагруз-, кой является транзистор 8. Повышение потенциала в узле 30 и резкое повышение в узле 32 приводят к резкому

1137923

10 повышению проводимости транзисторов 12 и 13 и быстрому разряду узла

31. Резкое снижение проводимости транзистором 14 приводит к быстрому повышению потенциала в узле 33 до

5 величины 2,2 В. Выход 25 усилителя считывания заряжается через транзистор 6 до напряжения шины 27 питания (выход усилителя считывания, как правило нагружен на паразитную емкость, представляющую .собой затворы ключевых транзисторов выходного буферного устройства).

Ограничительная цепь по току, выполненная на транзисторах 18, 19 и

20, служит для предупреждения генерации усилителя считывания.

Усилитель считывания по второму варианту (фиг. 2) содержит нагрузочные транзисторы 35-45 с первого по .одиннадцатый, ключевые транзисторы

46-61 с первого по шестнадцатый. Все .транзисторы 35-61 — МДП-типа, из них транзисторы 35,36,37,40,41,44,45 — 25 обедненного типа, транзисторы 46-48, 51-56, 58, 60, 61 — обогащенного типа, транзисторы 38, 39, 42, 43, 49, 50,. 57, 59 с нулевым пороговым напряжением. Усилитель также содержит первую 62 и вторую 63 шины питания, входы 64-66, выход 67. Цифровыми позициями 68-74 на фиг. 2 обозначены узлы принципиальной электрической схемы усилителя.

Усилитель по второму варианту также может работать в двух режимах, в режиме усилителя считывания и в режиме усилителя записи . При этом его работа в основном аналогична работе усилителя по первому варианту.

Усилитель по второму варианту но сравнению с усилителем по первому варианту надежнее в работе благодаря большему логическому перепаду в узле

72 (фиг. 2) по сравнению с логическим перепадом в узле 33 (фиг. 1), так как эти логические. перепады управляют затворами ключевых транзисторов инвертврного каскада, нагрузками которых являются, как в первом, так и во втором варианте, транзисторы с обеднением, которые имеют широкий разброс по рогового напряжения от -2,5 до -4,0 В

Технико-зкономическое преимущество предложенного усилителя считывания (двух его вариантов) заключается в его повышенной надежности по сравнению с прототипом.

1137923

Редактор Н.Сильняина Техред М.Ходанич

Корректор Л.Пйпипенко

Заказ 3384

Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4