Усилитель считывания

 

УСИЛИТЕЛЬ СЧИТЫВАНИЯ, содержащий первый усилительный транзистор , затвор которого является пер- . вым выходом устройства и соединен со стоком второго усилительного транзистора , затвором первого ключевого транзистора и истоком первого нагрузочного транзистора, затвор второго усилительного транзистора является вторым выходом устройства и соединен ср. стоком первого усилительного транзистора, затвором второго ключевого транзистора и истоком второго нагрузочного транзистора , сток которого соединен со стоком первого нагрузочного транзистора , затвор - со стоком первого ключевого транзистора и первой обкладкой первого конденсатора, затвор первого нагрузочного транзистора соединен с пербой обкладкой второго конденсатора и стоком второго клю чевого транзистора, исток первого усилительного транзистора соединен с истоком второго усилительного транзистора, первую и вторую шины управления, отличающийся тем, что, с целью повьшения быстродействия усилителя считывания, в него введены третий и четвертый ключевые транзисторы, стоки которых являются соответственно первым и вторым входами устройства, исток третьего ключевого транзистора соединен со стоком первого ключевого транзистора, исток которого соединен с истоками первого усилитель- ., ного и второго ключевого транзистора и шиной нулевого потенциала, исток четвертого ключевого транзис- . тора соединен со стоком второго ключевого транзистора, вторая обкладка первого конденсатора соединена с истоком второго нагрузочного транзиртора , вторая обкладка второго 1С конденсатора соединена с JHCTOKOM о первого нагрузочного транзистора, 4i .сток которого подключен к первой О управления, затворы третьего с и четвертого ключевых транзисторов подключены к второй шине управления .

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

Sue G 11 C 7 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3492442/18-24 (22) 22.09.82 (46) 23.10.84. Бюл. Р 39 (72) А.Н.Бочков, И.П.Лазаренко, А.Б.Однолько и В.И.Соломоненко (53) 681.327.66(088.8) (56) 1. Патент США 11- 3953839, -кл. 340-173, опублик. 1976.

2. Авторское свидетельство СССР

В 928405, кл. G 11 С 7/00, 1976 (прототип) . (54),(57) УСИЛИТЕЛЬ СЧИТЫВАНИЯ, содержащий первый усилительный транзистор, затвор которого является первым выходом устройства и соединен со стоком второго усилительного транзистора, затвором первого ключевого транзистора и истоком первого нагрузочного транзистора, затвор второго усилительного транзистора является вторым выходом устройства и соединен со, стоком первого усилительного транзистора, затвором второго ключевого транзистора и истоком второго нагрузочного транзистора, сток которого соединен со стоком первого нагрузочного транзистора, затвор — со стоком первого клю- чевого транзистора и первой обкладкой первого конденсатора, затвор первого нагрузочного транзистора..SU„„1120405 А соединен с первой обкладкой второго конденсатора и стоком второго клю ;чевого транзистора, исток первого усилительного транзистора соединен с истоком второго усилительного транзистора, первую и вторую шины управления, отлич ающий ся тем, что, с целью повышения быстродействия усилителя считывания, в него введены третий и.четвертый ключевые транзисторы, стоки которых являются соответственно первым и вторым входами устройства, исток третьего ключевого транзистора соединен со стоком первого ключевого транзистора, исток которого соеди-. нен с истоками первого усилительного и второго ключевого транзистора и шиной нулевого потенциала, исток четвертого ключевого транзис. тора соединен со стоком второго ключевого транзистора, вторая обкладка первого конденсатора соединена с истоком второго нагрузочного транзистора, вторая обкладка второго конденсатора соединена с истоком. первого нагрузочного транзистора,, сток которого подкпючен к первой шине управления, затворы третьего и четвертого ключевых транзисторов подключены к второй шине управления.

1 112040

Изобретение относится к области электроники и может быть использовано в БИС ЗУ на МДП-транзисторахх.

Известен усилитель считывания, содержащий 4 транзистора, 2 сигнальные шины, 2 управляющие шины, в котором первый и второй транзисторы соединены по триггерной схеме, истоки первого и второго транзисторов соединены с первой управляющей шиной, затвор первого транзистора соединен со стоком второго и истоком третьего транзисторов, затвор второго транзистора соединен со стоком второго и с истоком четвертого тран15 зисторов, затворы третьего и четвер- ° того транзисторов соединены с второй управляющей шиной, сток третьего транзистора соединен с первой сигнальной шиной, сток четвертого транзистора соединен с второй сигнальной шиной (!) .

Недостатком данного усилителя считывания является низкое быстродействие, определяемое временем, необхо25 димым для срабатывания триггера.

Наиболее близким по технической сущности к предлагаемому является усилитель считывания, содержащий первый усилительный транзистор, 30 затвор кЬторого является первым выходом устройства и соединен со стоком второго усилительного транзистора, затвором первого ключевого транзистора и истоком первого нагрузочного транзистора, затвор второго усилительного транзистора является вторым выходом устройства и соединен со стоком первого усилительного транзистора, затвором второго ключевого,® транзистора и истоком второго нагрузочного транзистора, сток которого соединен со стоком первого нагрузочного транзистора, затвор — со стоком с первого кпючевого транзистора и первой обкладкой первого конденсатора, затвор первого нагрузочного транзистора соединен с первой обклад кой второго конденсатора и стоком второго ключевого транзистора, исток первого усилительного транзистора соединен с истоком второго усилительного транзистора, первую и вторую шины упр авл ения l: 21.

Недостатком известного усилителя считывания является низкое быстродействиее .

Цель изобретения - повышение быст родействия усилителя считывания.

5 1

Поставленная цель достигается тем, что усилитель считывания, содержащий первый усилительный транзистор, затвор которого является первым выходом устройства и соединен со стоком второго усилительного транзистора, затвором первого ключевого тран— зистора и истоком первого нагруэочного транзистора,затвор второго усилительного транзистора .является вторым выходом устройства и соединен со стоком первого усилительного транзистора, затвором второго ключевого транзистора и истоком второго нагрузочного транзистора, сток которого соединен со стоком первого нагрузочного транзистора, затвор со стоком первого ключевого транзистора и первой обкладкой первого конденсатора, затвор первого нагрузочного транзистора соединен с первой обкладкой второго конденсатора и стоком второго ключевого транзистора, исток первого усилительного транзистора соединен с истоком второго усилительного транзистора, пер-. вую и вторую шины управления, содержит третий и четвертый ключевые транзисторы, стоки которых являются соответственно первым и вторым входами устройства, исток третьего ключевого транзистора соединен со стоком первого ключевого транзистора, исток которого соединен с истоками первого усилительного и второго ключевого транзисторов и шиной нулевого потенциала, исток четвертого ключевого транзистора соединен со стоком второго ключевого транзистора, вторая обкладка первого конденсатора соединена с истоком второго нагрузочного транзистора, вторая обкладка второго конденсатора соединена с истоком первого нагрузочного транзистора, сток которого подключен к первой шине управления, зат воры третьего и четвертого ключевых транзисторов подключены к второй шине управления.

Устройство может быть выполнено как íà и -канальных, так и на р-канальных транзисторах.

На 4иг. 1 представлена принципи альная схема усилителя считывания; на фиг. 2 — временная диаграмма.

Затвор первого усилительного транзистора 1 соединен со стоком второго усилительного транзистора 2, с затвором первого ключевого транзистора 3, с истоком первого нагруэочного транзис3 112 тора 4,затвор второго усилительного транзистора 2 соединен со стоком первого усилительного транзистора 1, с затвором второго ключевого транзистора 5 и истоком второго нагрузочного транзистора 6, исток треть.его ключевого транзистора 7 соединен с затвором второго нагрузочного транзистора 6 .и со стоком первого ключевого транзистора 3, исток четвертого ключевого транзистора 8 соединен с затвором первого нагрузочного транзистора 4 и со стоком второго ключевого транзистора 5, конденсатор 9 подключен между затвором и истоком второго нагрузочного транзистора 6, конденсатор 10 подключен между истоком и затвором первого нагрузочного транзистора 4, истоки транзисторов 1, 2, 3 и 5 соединены с шиной 11 нулевого потенциала, сток третьего ключевого транзистора 7 соединен с первым входом 12, а сток четвертого ключевого транзистора 8 — с вторым входом 13, з атвор первого ключевого транзистора 3 является первым выходом 14; а затвор второго ключевого транзистора 5 является вторым выходом 15, стоки первого 4 и второго 6 нагрузочных транзис. торов соединены с первой шиной 16 управления, а затворы третьего 7 и четвертого 8 ключевых транзисторов соединены с второй шиной 17 управления. Работа устройства описывается для l1 -канальных транзисторов.

В исходном состоянии на шинах 12, 13 и 17 высокий потенциал, на шинах

14, 15 и 16 низкий потенциал, на конденсаторах 9 и 10 высокий потенциал. На входные шины 12 и 13 (фиг.2) поступает входной сигнал, в результате чего на малую величину 5U снижается потенциал шины 13. Через открытые транзисторы 7 и 8 дифференциальный сигнал поступает на затворы транзисторов 4 и 6. После этого снижают потенциал на шине 17. до низкого логического уровня, закрываются транзисторы 7 и 8. При этом дифференциальный сигнал сохраняется на конденсаторах 9 и 10 и емкостях затворов транзисторов 4 и 6. Затем на шину 16 подают высокий потенци- ал,который через транзисторы 4 и 6

0405 4 поступает на истоки этих транзисто—

° ров, .

Одновременно через емкостную связь (конденсаторы 9 и 10) повышается потенциал,на затворах транзисторов 4 и 6. При этом потенциал на истоке . транзистора 6 растет быстрее, чем на истоке транзистора 4 иэ-эа исходной разности потенциалов на затво10 рах этих транзисторов.

После того как потенциал на затво рах транзисторов 1 и 2 превысит величину порогового напряжения этих транзисторов, срабатывает триггер, усиливая разбаланс на его плечах.

Одновременно с. этим через транзистор 5 обратной связи начинается разряд. емкости затвора транзистора 4, в результате чего этот транзистор начинает закрываться, ток через него снижается до нуля и триггер на транзисторах 1 и 2 переходит в устойчивое состояние. При этом потенциал на затворе транзистора 6 превышает потенциал на шине 16, а потенциал на истоке транзистора 6, на выходной шине 15 равен потенциалу на шине 16. Быстродействие усилителя считывания определяется задерж.кой, необходимой для включения триггера и разряда емкости затвора .транзистора 4 через транзистор 5.

Так как исток транзистора 5 соединен с шиной земли, емкость затвора транзистора 4 разряжается до по-, 35 тенциала земли быстрее, чем аналогичная емкость известного устройства, что приводит к повышению быстродействия усилителя считывания.

40 Предлагаемый усилитель считывания опробован при разработке статического ЗУПВ информационной емкостью

16К. Базовым объектом для него является усилитель считывания, исполь45 зованный в БИС динамическогО ЗУПВ информационной емкостью 64К. При этом быстродействие предлагаемого уси- лителя считывания, равное 4 нс, примерно вдвое выше, чем быстродействие базового объекта. Это дает Возможность увеличить быстродействие ЗУПВ и производительность всей системы, следовательно, уменьшить.необходимое количество таких систем.

1 120405

Составитель Н.Дикарев

Техред Т.Фанта:

Редактор Т.Кугрышева

Корректор М.Леонтюк

Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4

Заказ 7750/40 Тираж 574

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5