Устройство для умножения (его варианты)

 

Изобретение относится к цифровой вычислительной технике. Целью изобретения является упрощение устройства. Устройство содержит сумматоры, квадраторы и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ. Работа устройства основывается на тождестве: АВ (-fS) (4-б)/2 где табличная операция умножения заменяется табличным возведением в квадрат. Отличительным свойством устройства является возведение В квадрат в соответствии с тождеством: (Л±В;/2 2 С2 ()2 22 A 2+Y2-t- +2( + Y)2-2(;;:2-Y, где А и У - соответственно старшие и младшие разряды С. При этом умножение производится за два такта: в первом такте формируется значение (Л+в), а во втором - значение (Л-j5)/2p и само произведение, равное разности этих значений. 2 с. п. ф-лы, 3 ил. о. ьо 4; ;о ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ÄÄSUÄÄ 1249508 А 1 (Sil 4 G 06 Е 7 52

1 (ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А BTOPGHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3776958/24-24 (22) 23.07.84 (46) 07.08.86. Бюл. № 29 (72) В. Е. Подтуркин и А. А. Умблия (53) 681.325.5 (088.8) (56) Григорьев В. Л. Программное обеспечение микропроцессорных систем. М.: Энергоиздат, 1983, с. 146.

Полупроводниковые запоминающие устройства и их применение./Под ред. А. Ю. Гордонова. М.: Радио и связь, 1981, с. 180 †1. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (ЕГО ВАРИАНТЫ) (57) Изобретение относится к цифровой вычислительной технике. Целью изобретения является упрощение устройства. Устройство содержит сумматоры, квадраторы и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ. Работа устройства основывается на тождестве: АВ =

= ((А+В)/2) — ((A — В)/2), где табличная операция умножения заменяется табличным возведением в квадрат. Отличительным свойством устройства является возведение в квадрат в соответствии с тождеством: ((А -1- B) /2) = (= (2 L+ Y ) = 2 - + Y ф+2н(Л y) 2 2 (У Уа) Л. У соответственно старшие и младшие разряды С. При этом умножение производится за два такта: в первом такте формируется значение ((А+В)/2)-, а во втором — значение ((А — В)/2) и само произведение, равное разности этих значений. 2 с. и. ф-лы, 3 ил.

A.B=(A Гв) — (А а)) В случае бол,fl!Ой разрядностH сомножитслсй Вызывас1 011сРВ пи я ВОЗБед(I иЯ В кВ3 1 Р3Т

Вы!)()жсни)!

А — I— - );(< ) = ) ПОСКОЛ vHvv НРИ РЕВ.,ИЗВЦИИ КВВ.СРВТОРОВ В BH— де 1!ЗУ в этом слу)(!с требу)от«я очень бол»-!

Нис за 1ра ы памяти !)азб)ив(,я .Iн(1ченис с

II3 fv! !(1< ТСИ .!О П Р3 IP51 iOB fl COOTB(. TCTBIIИ (Выр)) жc I è(м п с ==-2" ", с -+ 2" -" z . + ... +

kf

+ off == Х2" =-,. !!у Гс м 0 1(д«10 !1(и х Ож < твс:11! ы)(1! О(Образ:) 131 Ий VIO)(10 !IO.I ч IHТЬ В! Р)!) (1 1 И(",СЯ ВОЗВС, fCÍItH и I(Br!;(DHT

: о-1 -О :Ю1- 1

v =0 (Q)A !

К1,, Ч- Р<

= ) 2 " г - - Х" 2"! "

=о i =O)=isa (2

I — — + ) 2 . (,— (—," )

j=a ;=о)-.А

При A . =-- 2. Обо"fit)HBH x === zf и у == — - f, имеем тождество с === 2 (2" ).« -}- 2" (х+ц) - + )!! — 2") у (3) или в эквивалентной зан ICH

c ==- 2" х + 2" «+g)" + у — 2 (х

+у)- (4) Изобпе f CIIHC OTIIOCHTCII K I IH фровой числитсл!.1!Ой технике и может быть исполь30B3HO B цифровых ЗВМ.

I)C. I ЫО И:)об()(f (НИ 51 яРЛИСТ я v Пр01)ССНИС устройства.

На фи!. 1 !!ривсдена функцио!13льная

СХ(vl3 УСТРОИ«тва:H) IICPIIO)tУ l)3PIIBHTvj f13 фиг. 2 — то жс. Но второму варианту; на фиг. 3 — Временная диаграмма раб(ггы устройств-l. ,) СТРОЯ« ГВО Г!О 1«ЕРВОМ (фИГ. 1) И ВТОРОм 5 (фи! . 2) BdpHdH I.ам co 1«ржит cvjcvIM3торы 1 — 3, квадраторы 4 6. груп Ihl элементов ИС(с,,1!ОЧ.-"(101Ц(,Е ИЛИ 7 H 8, в.соды 9 и 1() I:срво!.о я второго операндов, выходы 11, тактовый вхоц 12, вход 13 сброса, Вход 14 синхро!!изапни, шину 15

3 и (! ч е и и я « 1 >> и с 5 м м 3 то 11 1 6.

К!)Омс то!;), 5 С; рОЙ«ТВО 110 IICp BOY v B3рианту cодсржит;умматор !7 (фиг. !).

Су!1(но«!ь изобретения заклю-:астся в слсДУ)ОЩЕМ.

Наибол!Иную сложность при реализации ум пожени я по фопмуле

1ь

Устройство осуществляет перемножение двух т = 2n-разрядных двоичных чисел.

Перемножение осуществляется в соответстнии с выражениями (1) и (4) в два такта.

В начале первого такта Tl (фиг. 3) сигналом на входе 13 осуществляется обнуление сумматора 2. В первом такте в соответствии с выражением (1) осуществляется вычисле-!!ие величины (f A4+ ) 2

В конце такта !юлученный результат импульсом на входе 14 фиксируется в сумматоре 2. Во втором такте Т2 из полученного результата вычитается величина

> (А — В) 2

Полученный результат является искомым произведением А В и окончательно фикси)О руется вторым импульсом стробирования.

Сом)южители поступают на входы сумматора 1, функцией которого является вычисле-!!He в тактах Т(и Т2 соответственно суммы и разности сомножителей Dl q = А +-В.

Полученное на выходе сумматора 1 значение

0 рассматривается как сумма двух частей

0 =- 2"х+у.

2".х представляет собой двоичный код !

3 и-старших разрядах выходов сумматора 1 у — код на остальных и+! младших разря30 дах выходов сумматора 1.

Вычисленные значения х, у поступают соответственно на входы квадраторов, а также нг входы сумматора 3. Сумматор 1 формирует сумму или разность входных сомножителей с)! 2 = А -P;. Однако в выражении (1) требуется значение полусуммы и полуразности значения сомножителей

А 1-В

Cl 1=

Деление на два для двоичного числа реа,!Взуется сдвигом Вправо на один разряд. ги

В связи с этим результат на выходе сумматор;-. 1 интерпретируется как

А+В

Cf v

2 !.. е, как двоичное число с 2п-разрядной це/:. . . Ой частью и одним разрядом дробной части.

,:умматор 3 формирует значение суммы зна-!ений ко)1013 с выходов старших и младших разрядов выходов сумматора 1 (Х+ У) . В кнадраторы записаны таблицы возведения !! В квадрат, где каждому значению входного кода, поступающему н3 входы квадраторов -6, ставятся в соответствие значения

:)го квадрата на выходе квадраторов 4 — 6.

На вход квадратора 4 поступает (n+! )разрядное значение у, где )1-разрядов соCTdB vIHIOT ЦЕЛУЮ ЧаетЬ ДВОИЧНОГО ЧИСЛа И один разряд его дробную часть. На вход квадратора 5 поступает и-разрядное значе:IHe х. представляющее собой целое двоичное

1249508

Формула изобретения

55 число. На вход квадратора 6 поступает (и+

+2) -разрядный код (х+у), представляющий (л+1)-разрядное целое число с одним разрядом дробной части. Квадраторы 4 — 6 формируют на своих выходах соответственно значения: х2, у и (х+у) . При этом х и у представляют собой 2п-разрядные целые числа, а (х+у) — (2n+2)-разрядное целое число. Дробная часть в выражениях у и (х+у) отбрасывается, что, однако, не сказывается на точности результата. Действительно, если оба сомножителя четные или оба нечетные числа, то величины г (А+В) я (А-В)2 тоже целые числа, а их дробная часть равна нулю.

Если же один сомножитель четный, а другой нечетный, то дробная часть значений с1 и с2 равна (01) z и при вычислении разнос ти А — В = c i — с — сокращается. Требуемые в выражении (4) сдвиги реализуются подключением выходов квадраторов 4 — 6 с соответствующими сдвигами. Сумматор 16 формирует сумму х +у . Сумматор 17 формирует значение 2ху = (х+у) — (x +ó ) вычитанием в обратных кодах из величины (х+у), поступающей с квадратора 6, величины х +у, поступающей с выходов сумматора 1 на инверсные входы сумматора 17.

В силу тождественности сравнения (х+у) ))

) (х +у ) при х,у)0 сумматор 17 осуществляет вычитание меньшего по абсолютной величине значения из большего. Необходимая в этом случае (при сложении чисел, представленных в обратном коде) коррекция осуществляется подачей сигнала коррекции на вход переноса только в первом такте Tl.

Во втором такте коррекция не производится, что необходимо для нормальной работы сумматора 2. Последний осуществляет формирование в первом такте Tl величины с(=

= (2 "х .!у ) + (2 -2ху), получаемой сложением величины 2 "x +g, поступающей на входы сумматора 2 с выходов квадраторов 4 и 5 и величины 2ху, поступающей с выхода сумматора 17 на входы сумматора 2 со сдвигом на и-разрядов. Указанные величины поступают на сумматор 2 через группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 7 и 8.

При этом в первом такте Tl сигналы передаются в неизменном виде, а во втором такте Т2 инвертируются и передаются в обратном коде. По окончании первого такта Tl, после фиксации результата сигналом на входе 14 в сумматоре 2 содержится величина ci.

Во втором такте Т2 формируется величина

АВ = ci — (2 "х + у22) — (2" 2.ху) .

Вычитание осуществляется в обратных кодах, коррекция результата осуществляется за счет сигнала коррекции, поступающего на вход переноса во втором такте Т2 и предкоррекции результата в сумматоре 17. В конце второго такта Т2 результат фиксируется

40 в сумматоре 2. Для нормальной работы устройства входные сомножители должны быть представлены в прямом коде. При этом больший сомножитель (А) должен подаваться на первые входы сумматора 1, а меньший сомножитель (В) — на его вторые входы.

В первом такте Tl, при низком уровне на входе 12 сумматор 1 выполняет сложение сомножителей, выполняя операцию А+В.

Во втором такте Т2 при высоком уровне на входе 12 сумматор 1 формирует разность сомножителей, выполняя операцию А — В.

Некоторого повышения быстродействия, а также упрощения выходного сумматора путем определенного увеличения емкости памяти (примерно на треть) можно добиться осуществляя реализацию возведения в квадрат в соответствии с выражением (2). Поэтому во втором варианте устройства (фиг. 2) на квадраторы 4 и 5 в этом случае возлагается функция формирования соответственно величин (1 — 2") у и (2" — 1) х .

При этом квадраторы 4 и 5 реализуются в виде ПЗУ с организацией соответственно

2- "+ )(3 и 2 " 3.

Квадраторы 4 и 5 формируют соответственно величины (1 — 2 )у и (2" — l)x . При этом, поскольку величина (1 — 2")у-"(О, то она представляется в обратном коде. Сумматор 16 формирует величину (1 — 2") у +

+2" (х+у) - . Пятый сумматор 2 совместно с группами элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ 7 и 8 осуществляет в первом такте Tl формирование величины сь а во втором такте Т2 формирование произведения А.В.

При необходимости дальнейшего увеличения разрядности сомножителей вычисление значений c осуществляется в соответствии с выражением (2) при К >2. Квадратор при этом разделяется на Й независимых квадраторов. Число требуемых сумматоров необходимых для формирования выражений при этом разделяется на Й независимых квадраторов. Число требуемых сумматоров необходимых для формирования выражений (zi+z;) для различных i и (j)i), равно

Ilk — 1)

2 — Каждый из таких внутренних сумматоров через отдельный квадратор соединяется с сооветствующими входами выходной суммирующей схемы.!. Устройство для умножения, содержашее первый, второй и третий сумматоры, первый и второй квадраторы, причем входы первой и второй групп первого сумматора соединены с входами первого и второго операндов устройства, входы первого квадратора соединены с выходами разрядов первого сумматора с первого по (и+1)-й (2n— разрядность операндов). входы второго квад1249508 ратора соединены с выходами разрядов первого сумматора с (n+2)-го по (2n+1)-й, выходы разрядов второго сумматора соединены с выходами устройства, отличаюи ееая тем, что, с целью упрощения схемы, оно содержит третий квадратор, четвертый и пятыи сумматоры и две группы элементов

ИСКЛЮЧАЮ1ЦЕЕ ИЛИ, причем входы первой группы третьего сумматора соединены с выходами разрядов с первого по (и+1) -й первого сумматора, входы второй группы третьего сумматора соединены с выходами разрядов с (п+2)-го по (2n+1)-й первого сумматора, выходы третьего сумматора соединены с входами третьего квадратора, выходы первого и второго квадраторов соединены с входами соответственно первой и второй групп четвертого сумматора, выходы разрядов которого соединены с инверсными входами первой группы пятого сумматора, входы второй группы которого соединены с выходами третьего квадратора, вы- 20 ходы первого и второго квадраторов соединены с первыми входами элементов НСКЛЮЧА10ЩЕЕ ИЛИ первой группы, выходы которых подключены к входам первой группы второго сумматора, выходы разрядов пятого сумматора подключены к первым

25 входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с первого по (2n+2)-й второй группы, первые входы элементов ИСКЛ10ЧАЮЩЕЕ

ИЛИ с (2п+3) -го по (Зп+1) -й которой соединены с шиной значения «1» устройства, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы соединены с первыми входами разрядов с первого по четвертый второго сумматора, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы соединены с вторыми входами разрядов с (и+1)-го по 4п-й второго сумматора, тактовый вход устройства соединен с входом упоавления сложением †вычитани первого сумматора, входом переноса второго сумматора, вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой и второй грутш и с инверсным входом переноса пятого сумматора.

2. Устройство для умножения, содержащее первый, второй и третий сумматоры, первый и второй квадраторы, причем входы первой и второй групп первого сумматора соединены с входами первого и второго операндов устройства, входы первого квадратора соединены с выходами разрядов первого сумматора с первого по (и+1) -й, входы второго квадратора соединены с выходами разрядов первого сумматора с (n+2)-го но (2n+1) -й, выходы разрядов второго сумматора соединены с выходами устройства, отличающееся тем, что, с целью упрощения схемы, оно содержит третий квадратор, четвертый сумматор и две группы элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ, причем входы первой группы третьего сумматора соединены с выходами разрядов с первого по (n+1)-й первого сумматора, входы второй группы третьего сумматора соединены с выходами разрядов с (п+2) -ro по (2п+1) -й первого сумматора, выходы третьего сумматора соединены с входами третьего квадратора, выходы второго квадратора соединены с пер. выми входами разрядов с первого по Зп-й четвертого сумматора, вторые входы разрядов с (n+1)-го по (Зи+2)-й которого соединены с выходами третьего квадратора, первые входы элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ с первого по п-й первой группы соединены с шиной значения «0» устройства, первые входы элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ с (п+1)-го по 4+и-й первой группы соединены с выходами первого квадратора, первые входы элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ с первого по (Зп+2)-й второй группы соединены с выходами четвертого сумматора, первые входы элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ с (Зи+3)-го по 4п-й второй группы соединены с шиной значения «1» устройства, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой и второй групп соединены с входами первой и второй групп второго сумматора, вторые входы элементов ИСКЛЮЧАЮШЕЕ

ИЛИ первой и второй групп соединены с входом переноса второго сумматора, инверсным входом переноса четвертого сумматора, входом управления сложением — вычитанием первого сумматора и тактовым входом устройства.

1249508

1249508 гю Л

Со гани :е,,i) А К. к>ев

Редактор Л. Воровин !екред И. Всрсгс Корректор, i. Обрунар

Заказ 4325 49 fi-,pàæ 671 1!однисное

ВНИИПИ Государе гневного комитета СССР но делам изобретений и оз крытий

113035, Москва, Ж--35, Раугнская наб., д. 415

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4