Векторное устройство для деления

 

Изобретение относится к вычислительной технике и может быть использовано при конструировании и разработке специализированных и универсальных процессоров. Цель изобретения - сокращение оборудования. Поставленная цель достигается тем, что в векторное устройство деления, содержащее п вычислительных блоков, каждый из которых содержит три регистра и сумматор с соответствующими связями, дополнительно введены регистры делимого и делителя и каждый вычислительный блок дополнительно содержит четыре регистра, два блока памяти, .два коммутатора и схему сравнения с нулем с соответствующими связями, 3 ил. ,

СОЮЗ ССВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (5@ G 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ASTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3818981/24-24 (?2) 04.12.84 (46) 23.09.86. Бюл. " 35

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA.(71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) В.Е.Золотовский и P.Â.Êoðîáêoâ (53) 681.325(088.8) (56) Авторское свидетельство СССР

Р 446058, кл. G 06 F 7/52, 1971.

Авторское свидетельство СССР

Ф 705447, кл. G 06 F 7/52> 1976. (54) ВЕКТОРНОЕ УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть исполь„„SU„, 1259250 А 1 эовано при конструировании и разработке специализированных и универсальных процессоров. Цель изобретения— сокращение оборудования. Поставленная цель достигается тем, что в векторное устройство деления, содержащее и вычислительных блоков, каждый из которых содержит три регистра и сумматор с соответствующими связями, дополнительно введены регистры делимого и делителя и каждый вычислительный блок дополнительно содержит четыре регистра, два блока памяти, .два коммутатора и схему сравнения с нулем с соответствующими связями, 3 ил. с ф

+59250

Изобретение относится к вычислительной технике и может быть использовано при конструировании и разработке специапизированных и универсальных процессоров. 5

Цель изобретения — сокращение оборудования.

На фиг,1 изображена структурная схема векторного устройства для деления; на фиг.2 — структурная схема вы- 10 числительного блока; на фиг.3 — временная диаграмма работы устройства. .Векторное устройство для деления (фиг. 1) содержит группу управляющихвходов 1, вычислительный блок 2, груп- 15 пы управляющих входов 3 - 5 регистр

6 делимого, входы 7 и Ь делимого и делителя, управляющий вход 9, регистр

10 делителя и выход 11 устройства.

Вычислительный блок (фиг.2) содержит входы 12 и 13 делимого и делителя, регистры 14 — 17, коммутатор

18, блок 19 памяти, регистр 20, блок

21 памяти, сумматор 22, регистр 23, схему 24 сравнения с нулем, регистр

25 коммутатор 26, выходы 27 — 29 делителя, делимого и частного и управляющие входй 30 — 33.

Устройство работает следующим образом. 30

Каждый вычислительный блок используется для формирования разряда частного и соответствующего этому разряду остатка. Делимое и делитель в последовательном четверичном избыточном коде разряд за разрядом, .начиная со старших, поступают на вход устройства. В вычислительном блоке 2.1 определяется старший разряд частного и определяется первый остаток О» . 40

0 = Д - D-L

1 У где Д вЂ” делимое;

D — делитель.

Как только определится старший разряд остатка, он совместно со старшйм разрядом делителя поступает в вычислительный блок 2.2 соответственно с выходов 27 и 28 блока 2.1.

Одновременно разряд частного с выхода 29 поступает на выход устройства.

Во втором и последующих вычислительных блоках все повторяется.

Число вычислительных блоков выбирается таким, чтобы все разряды делимого и делитепя умещались в векторе, т.е. когда в последнем вычислительном блоке обрабатывается старший разряд делителя и текущего остатка, в первом вычислительном блоке обрабатываются младшие разряды делимого и делителя. Конструкция вычислительного блока такова, что при этом можно получить о /2 четверичных разрядов частного. Если необходима более высокая точность или число вычислительных блоков меньше чем >/2, например ш, то делитель и последний остаток вновь могут быть прогнаны через вектор и получены следующие m разрядов частного. Для этого делитель и текуI г щий остаток задерживаются в регистрах на ьремя, пока вычислительный блок

2.1. не освободится, и туда вновь поступают делитель и текущий остаток.

После получения требуемой точности вычисления прекращаются.

Вычислительный блок работает следующим образом.

На вход 19 делимого поступает делимое (в других случаях остаток), на вход 13 делителя поступает делитель .

По сигналам С вначале старший, а затем следующий младший разряд записываются в регистры 14 (делимое) и 16 (делитель). По сигналу С поступающему на вход 33, в регистры

i5 и 17 переписываются указанные два разряда. При поступлении следующих разрядов в регистр 14 они вытесняют ранее записанные разряды, а в регистре 16 они последовательно сдвигаются, так как последний является семиразрядным (под разрядом здесь понимается разряд четверичного избыточного знакоразрядного кода, содержащего три двоичных разряда: один знаковый и два значащих; кодирование следующее: 3 — 011 2 - 010, 1 — 001 0

000, 1 — 111, 2 — 110. Два разряда из регистров 15 и 17 поступают на адресные входы блока 19 памяти, где в зависимости от их соотношения вырабатывается цифр частного. Предполагается, что деление происходит двух нормализованных чисел (мантисс). Раз ряд частного с выхода блока 19 памяти через регистр 20,где он фиксируется по сигналу С, с входа 31 поступает на адресные входы блока 21 памяти.

Туда же поступают два текущих разряда делителя. В блоке 21 памяти записана таблица умножения двухразрядных чисел на одноразрядное, Полученное

1259250

1111

0000

Во втором шаге

0033

0011 произведение с обратным знаком поступает на первый вход четырехразрядного сумматора 22, на второй вход которого поступает четырехразрядное число, сформированное из двух разрядов де- 5 лимого (два младших разряда четырехразрядного числе) и двух разрядов с выхода регистра 23 (старшие разряды). В первом такте сложения два старших разряда заполняются нулями.

Поэтому после первого сложения в старших двух разрядах сумматора информация отсутствует. Через два такта вновь происходит сложение. В этом случае на этих выходах формируются два старших разряда частного, которые в следующих шагах не меняются, они записываются в регистр 25, и два следующих младших разряда, которые в следующем шаге сложения могут 20 измениться. Эти разряды записываются в регистр 23. Запись в регистры

25 и 23 осуществляется по сигналу

С,. Одновременно в этом же такте производится анализ на нуль самого стар-2 шего разряда схемой 24 сравнения с нулем. Если этот разряд нулевой, то коммутаторы настраиваются так, что на выход 27 поступает информация с шестого разряда регистра. 16, а на 30 выход 28 — с третьего разряда регистра 25.

Полученный в первом шаге разряд частного в дальнейшем не изменяется и по сигналу С поступает на выход ячейки.

Пример. Рассмотрим деление двух чисел Д = О, 111111 и D = 0,333333, L = 0 10101.... После первых двух тактов в регистре 15 имеем 11, а регистре 17 — 33. Так как 11 не делится на 33, то L = О. Таким образом, на выходе блока 21 памяти, а следовательно, на втором входе сумматора 22 имеем 0000. На первом входе сумматора имеем 0011. Таким образом, на выходе сумматора получаем

0011

0011

Соответственно в регистре 23 — 11, а регистре 25 — 00. Во втором шаге у. имеем на втором входе сумматора

0000, на первом входе 1111. Соответственно на выходе сумматора

В регистр 23 записывается величина 11, а в регистр 25 — величина 11.

В этом шаге производится анализ старшего разряда схемой 24 сравнения. Так как старший разряд не нулевой, то считывание в .регистре 16 производится с седьмого разряда, а в регистре

25 - c четвертого. В связи с этим в вычислительном блоке 2.2 имеем в четвер гом шаге в регистре 15 11, а в ре- гистре 17 — 03. На выходе блока 19 памяти получаем L = 1, Тогда 0003

0011

Соответственно в регистр 23 записывается 10, а в регистр 25 — 01, так как старший разряд нулевой, то считывание в регистре 16 происходит с шестого разряда, а в регистре 25 — с третьего разряда. Соответственно после четвертого шага в вычислительном блоке 2,3. получаем в регистре 15

11, а в регистре 17 — 33, откуда

Lg= О. Следовательно, получаем L =

= 0.10... и т.д.

Формула изобретения

Векторное устройство для деления, содержащее и вычислительных блоков, каждый из которых содержит три регистра и сумматор, о т л и ч а ю щ е е с я тем, что, с целью сокращения оборудования, устройство содержит регистры делимого и делителя, входы делимого и делителя первого вычислительного блока соединены соответственно с выходами старших разрядов регистров делимого и делителя и соответственно с входами делимого и делителя устройства, выходы делимого и делителя 1-ro вычислительного блока — 1. ° °,(n-1)1соединены соответственно с входами делимого и делителя (- + i)-го вычислительного блока, выходы делимого и делителя и-го выи 4

3 125925 числйтельного блока соединены соответственно с информационными входами младших разрядов регистров делимого ,и делителя, выходы частного всех вычислительных блоков соединены с выходом устройства, вход управления сдвигом, .вход управления записью делимого и делителя, вход управления выборкой делимого и делителя и вход управле-. ния записью частного Д-го вычисли- 1О тельного блока соединены соответственно с 1-ми входами управления сдвигом, управления записью делимого и делителя, управления выборкой делимого и делителя, управления записью 15 частного устройства (3 = Ф,..., ), причем вычислительный блок содержит дополнительно четвертый, пятый, шестой и седьмой регистры, первый и второй блоки памяти, два коммута- 20 тора и схему сравнения с нулем, причем информационный вход младшего раз-ряда первого регистра подключен к входу делимого вычислительного блока, выход первого регистра соединен с информационным входом второго регистра, выход которого подключен к младшим разрядам первого входа сумматора и к первой группе адресных входов первого блока памяти, вторая 30 группа адресных входов которого со- . единена с первой группой адресных входов второго блока памяти и с выходом третьего регистра, информационные входы которого соединены с выходами младших разрядов четвертого регистра, информационный вход младшего разряда которого соединен с входом делителя вычислительного блока, выходы старших разрядов четвертого 40 регистра соединены с соответствующими информационными входами перваго коммутатора, выход которого соединен с выходом делителя вычислительного блока, управляющий вход первого коммутатора соединен с управляющим входом второго коммутатора и вы-. ходом схемы сравнения с нулем, выходы старших разрядов сумматора соединены соответственно с информационными входами младших разрядов пятого регистра, выходы старших разрядов которого соединены с соответствующими информационными входами второго коммутатора, выход которого соединен с выходом делимого вычислительного блока, выходы младших разрядов сумматора подключены к информационным входам шестого регистра, выходы которого соединены соответственно с входами старших разрядов первого входа сумматора, второй вход которого соединен с выходом второго блока памяти, вторая группа адресных входов которого соединена с выходом частного вычислительного блока и с выходом седьмого регистра, информационный вход которого соединен с выходом первого блока памяти, выход старшего разряда сумматора соединен с информационным входом схемы сравнения с нулем, управляющие сдвигом входы первого, четвертого и пятого регистров соединены с входом управления сдвигом вычислительного блока, вход управления за писью которого соединен с управляющими входами записи второго, третьего, пятого и шестого регистров, управляющий вход схемы сравнения с нулем соединен с входом управления выборкой .делимого и делителя вычислительного блока, вход управления. записью частного которого соединен с управляющим входом седьмого регистра.

1259250

1259250 ийийпйайийпеИцйлйя

Составитель A.Ælæèí

Корректор М.Максимишинец

Редактор О.Юрковецкая Техред.H.Ïîïoíè÷

Заказ 5122/лб Тираж б71 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.ужгород, у.п.Проектная,4