Полупроводниковое оперативное запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано при создании интегральных полупроводниковых запоминающих устройств . Целью изобретения является повышение надежности устройства и увеличение выхода годных. Устройство содержит ячейки памяти информационных 1 и контрольного 2 разрядов, дешифратор 3, инверторы 5 и блок 4 коррекции . Достижение цели изобретения обеспечивается электрической разводкой выходов дешифратора с адресными входами соответствующих ячеек памяти через инверторы. В этом случае пробой подзатворного диэлектрика в адресном транзисторе ячеек памяти приводит к возникновению ошибки, исправленной блоком коррекции путем предварительного считывания и инвертирования записываемой в ячейки памяти информации . 1 3.п. ф-лы, 1 ил. ;

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„.SU 1295 4 а (51) 4 G 1 I С 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3961362/24-24 (22) 04.10.85 (46) 07.03.87. Бюл. В 9 (72) Н.Н.Брагин, 3.3.Тенк и Е.А.Ткаченко (53) 681.327.6(088.8) (56) JERE Journal of Solid-State

Circuits, 1979, 5, р.602-609.

Микроэлектронника, 1978, т.7, вып.4, с.333. (54) ПОЛУПРОВОДНИКОВОЕ ОПЕРАТИВНОЕ

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано при создании интегральных полупроводниковых запоминающих устройств. Целью изобретения является повышение надежности устройства и увеличение выхода годных. Устройство содержит ячейки памяти информационных

1 и контрольного 2 разрядов, дешифратор 3, инвертары 5 и блок 4 коррекции. Достижение цели изобретения обеспечивается электрической разводкой выходов дешифратора с адресными входами соответствующих ячеек памяти через инверторы. В этом случае пробой падзатворного диэлектрика в адресном транзисторе ячеек памяти приводит к возникновению ошибки, исправленной блоком коррекции путем предварительного считывания и инвертирования записываемой в ячейки памяти информации. 1 з.п. ф-лы, 1 ил.

<О

1 1295446 2

Изобретение относится к вычислительной технике и может быть использовано при создании полупроводниковых запоминающих устройств.

Целью изобретения является повышение надежности устройства и увеличение вь!хода годных.

На чертеже приведена схема полупроводникового оперативного запоминающего устройства. 10

Устройство содержит ячейки 1 памяти информационных разрядов, ячейки 2 памяти контрольного разряда,, дешифратор 3, блок 4 коррекции, инверторы 5, адресные входы б и информационные входы 7 устройства, вход 8 "Разрешение записи", вход 9 "Разрешение считывания" и информационные выходы 10.

Блок 4 коррекции содержит усилители 11 записи информационных разрядов, формирователи 12 информационных разрядов, усилитель 13 записи контрольного разряда, формирователь 14 контрольного разряда, элементы ИСКЛ10ЧЫОЩЕЕ

ИЛИ 15 первой группы, элемент 16 сравнения, группу элементов И 17, первый элемент И 18, элементы ИСКЛН 1АЮЦ1ЕЕ

ИЛИ 19 второй группы, первый 20 и вто- рой 21 элементы задержки, второй элемент И 22, элемент ИЛИ 23, усилители

24 считывания информационных разрядов и усилитель 25 считывания контрольного разряда.

Устройство работает следующим образом.

В режиме записи информация с входов 7 через элементы 19 в прямом коде поступает на соответствующие входы усилителей 11 записи, с выходов кото- 10 рых она поступает на информационные входы-выходы ячеек 1 памяти.

Одновременно дешифратор 3 в соответствии с кодом адреса на входах 6 возбуждает одну из адресных шин, отпирая адресные транзисторы в ячейках памяти и ячейке 2 памяти контрольного разряда, подключенных к соответствующему выходу дешифратора 3 через инверторы 5. 50

В р е з уль та т е информация, установ— ленная на входах 7, записывается в соответствующие ячейки 1 памяти. Одновременно в ячейку 2 памяти контрольного разряда через усилитель 13 записи контрольного разряда записывается логический "О, так как отсутствует сигнал "Разрешение повторной записи" на выходе элемента И 22, а следовательно, и на выходе элемента

И 18.

Для обнаружения возможной ошибки из-за неисправности ячейки 1 памяти после записи информации по сигналу с выхода первого элемента 20 задержки происходит контрольное считывание по этому же адресу и сравнение элементом

16 считываемой информации, поступающей с выходов соответствующих усилителей 24 считывания через первые элементы И !7 группы, с имеющейся на информационных входах устройства записываемой в ячейку 1 памяти информацией.

На выходе элемента 16 сравнения формируется сигнал ошибки записи ко) торый поступает через элемент И 18 на соответствующие входы элементов

19, разрешая инвертирование в последних содержимого всего записываемого слона и перезапись его в таком виде по данному адресу. При этом в ячейку

2 памяти контрольного разряда, подключенную к данному выходу дешифратора 3 через инвертор 5, записывается единичный символ, поступающий с выхода элемента И 18 через усилитель

13 записи контрольного разряда. Сигнал, тактирующий работу усилителей

11 записи и усилителя 13 записи контрольного разряда, формируется на выходе элемента ИЛИ 23, на выходы которого подаются сигналы "Разрешение записи" с входа 8 и "Разрешение повторной записи" с выхода второго элемента 21 задержки через элемент И 22.

В режиме считывания дешифратор 3, как и в режиме записи, возбуждает одну из адресных шин, отпирая адресные транзисторы в соответствующих ячейках 1 памяти и ячейке 2 памяти контрольного разряда.

Считываемая из ячеек 1 памяти информация через соответствующие усилители 24 считывания поступает на входы элементов 15, на управляющие входы которых из ячейки 2 памяти контрольного разряда через усилитель 25 считывания контрольного разряда и формирователь 14 контрольного разряда поступает сигнал, который при наличии в слове дефектной ячейки инвертирует считываемую информацию (в элементах

15) и, таким образом, исправляет сигнал, считанный из дефектной ячейки, поскольку он не инвертируется при повторной записи из-за неисправности

129544б

590 Подписное

ВНИИПИ Заказ 622/58 иРаж

Пр изв.-полигр. пр-тие, r. Ужгород, ул. Проектная, 4 ячейки памяти (информация в дефектной ячейке неизменна), а инвертирование при считывании исправляет сигнал дефектной позиции. Информация из исправных ячеек 1 памяти остается 5 неизменной, так как инвертируется дважды:при повторной записи и при считывании. С выходов элементов 15 считываемая информация поступает на входы формирователей 12 и далее при наличии сигнала "Разрешение считывания" на входе 9 на информационные выходы 10 устройства.

В случае матричной организации накопителей в разрядах (основных и контрольного) многоразрядного ЗУ инверторы 5 должны включаться между шинами строк накопителей и соответству-. ющим.выходом дешифратора строк. При этом пробой подзатворного диэлектрика в адресном транзисторе ячейки памяти приводит к выходу из строя группы ячеек памяти, подключенных к одной шине строки в данном разряде, 25 .т.е. группа слов имеет по одному де— фекту, что исправляется рассмотренной схемой коррекции. формула изобретения

Полупроводниковое оперативное запоминающее устройство, содержащее дешифратор, входы которого являются адресными входами устройства, .ячейки памяти информационных и контрольного разрядов, входы/выходы которых соеди- Зэ иены с соответствующими информационными входами / выходами блока коррекции, информационные входы которого являются информационнь>ми входами уст40 ройства, управляющие входы блока коррекции являются входами разрешения записи и считывания устройства, а выходы являются информационными выходами устройстВа, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства и увеличения выхода годных, в него введены инверторы, выходы которых подключены к адресным входам соответствующих ячеек информационных и контрольных разрядов,50 а входы соединены с соответствующими выходами дешифратора.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок коррекции сопер+ит уrилители записи Efff формационных и контрольного разрядов, управляющие входы которых соединены с выходом элемента И1!И, а выходы подключены к входам соответствующих усилителей считывания информационных и контрольного разрядов и являются информационными входами/выходами блока, информационные входы усилителей записи информационных разрядов соединены с выходами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, одни входы которых подключены к входам первой группы элемента сравнения и являются информационными входами блока, а другие входы соединены с информационным входом усилителя записи контрольного разряда и с выходом первого элемента И, первый вход которого подключен к выходу элемента сравнения и к первому входу второго элемента И, а второй вход соединен с выходом второго элемента И и с перBbJM входом элемента ИЛИ, второй вход которого является входом разрешения записи устройства и первым управляющим входом блока и подключен к входу первого элемента задержки, выход которого соединен с одними входами элементов И группы и с входом второго элемента задержки, выход которого подключен к второму входу второго элемента И, выходы усилителей считывания информационных разрядов соединены с одними входами элементов ИСКЛ10ЧАЮЩИЕ ИЛИ первой группы и с другиии входами элементов И группы, выходы которых подключены к входам второй группы элемента сравнения, другие входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы соединены с выходом формирователя контрольного разряда, информационный вход которого подключен к выходу усилителя считывания контрольного разряда, а управляющий вход является вторым управляющим входом блока, входом разрешения считывания устройства и соединен с управляющими входами формирователей информационных разрядов, входы которых подключены к выходам соответствующих элементов ИСКЛЮЧАЮЩИЕ ИЛИ первой группы, а выходы являются выхода ми блока.