Запоминающее устройство

 

Изобретение относится к вычислителЕзной технике и может быть использовано в запоминающих устройствах для повышения надежности и упрощения диагностики. Целью изобретения является повыщепие надежности работы ycTpoiicTBa. Запоминающее устройство содержит блок управления, пакопитель, в.ходной и выходной регистры, регистры ад.реса п команд, блок кодирования, блок коррекции, формировате.1ь сигнала занесения данных, элемент И. В устройстве обеспечиваются контроль це.мостности информационного тракта в цикле записи, контро.чь правильности прохождения записываемо информации , контроль це.юстности информационного тракта в режиме хранения без обращения к накопителю. Это достигается путем занесения вх()Д1-:о1 информации, нрощедшей весь информационны тракт, н выходной регистр и в блок коррекции. I з.п. ф-.чы, 4 пл. tsD СО 00 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU 1298800 А1 (я) 4 С) 11 С 11100

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3965073/24-24 (22) 15. 10.85 (46) 23.03.87. Бюл. № 11 (72) Ю. Г. Бостанджян, А. П. Жигалов и Д. Е. Перельмутер (53) 681.327.67 (088.8) (56) Авторское свидетельство СССР № 1056266, кл. С) ll С 11/00, 1983.

Патент США № 3573728, кл. 340 — 146.1, ! 971. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах для повышения надежности и упрощения диагностики. Lleлью изобретения является повышение надежнОсти р 260TI)l lñòpoè OTÂI1. 3 Я НО)! и н Я к)1цс(. )с1ро НсТВо co lc j) ж ит 6. Ок ) и ра В, lc I I I!51, н 11 копитель, вхо;!ной и выходной регистры, регистры адреса и команд. смок кодирования, блок коррекции, формирователь сигнала занесения данных, элемент И. В устройстве Обеспечивак)тся контpo,l ь II(. Io(.тнОсти IIII+opMHционного тракта в цикле записи, контроль правильности llpox()+;:!ñíèÿ записываемой ин— формации. контроль целостности информаЦHQH Iloi О тракт(1 В l)cæ I! %1(х ра и(н НЯ без ООращения к накопитсл)О..-)то (OCT«i ac! пуTc)M зя неcc ни я Вход н()ll инфорх! я ни и. Ilpoшедlllcé весь информ() ц!!ОНИ!,1й тракт, В III)Iû;); ной регистр и В блок коррекции. 1 з.п. ф-лы, 4 ил.

1298800

Изобретение относится к вычисчительщ)й технике и может быть использовано в запоминающих устройствах для повышения на дежности и упрощения диагностики.

П,ел ь изобретен и я -- повыше ние (надежности устройства.

HB фиг. 1 при«ведена схема зыпоми нающего устройства; IiB фиг. 2 — схсма одного разряда накопителя; на фиг. 3 --- схем ((фо р м и!2 0 В ат(«.ч H cH гн ы«l ы за п(«c(II и я да I I H hi .x ... на фиг. 4 -- x(.Ма блока управления.

Запоминающее устройство содержит бло

1 управлеilliH с входом 2, когорый Являет ся y 1(раВ,.(яющи м ВходОM « строи(Гва (1сp Вь м

3, вторым 4, третьим 5 выходымп, п()сднызначенный для формирования Временной диаграммы, многоразрядный накопитель 6 ны микросхемах памяти с входами 7--10 данных, командным входом 11, Вхо;(ами 12 (13 выборки, адресными зходами 14 и 15, выходами 16- — 19 данных, пред),азнычепныи для записи, хранения и считывания инс((>(2!2мационных и контрольных бит, реп(стр ."0 адреса с входами 21 -24 и Выходами 25

28, предназначенный для приема и храпения адреса, по которому производится запись или считывание данных, стробирусмый дешифратор 29 с входами 30 и 3!, управляю(цпм входом 32, выходами 33 и 32«!, предназначенный для выбора и к:-«)кдс)м раз. ряде накопителя в зависимост((От код,-:, погтупившег0 адреса определенной микросхемы памяти, вход IOH рсгистр 35 с ВходBx!l 36 и 37 и выходами 38 и 39, предназнычен— ный для приема и xpBiiei» па Вр-мя цикла записи постуll H BI(IH x Fiходн ых, па иных, выходной регистр 40 с установочными входB»IH 41 и 42, управл;пощим Вх(2дом 43«сч(тными Входами 49 и 40, Выходами 46 — -49, пред азначенныи для прил:,ы и храпения на время цикла «ггсния iiilформацион((ых разрядов считанных 1B!i;!iix. блок 50 кодирования с входами 51 и 52 и выходами 53 и 54, предназначенный для формирования контрольных разрядов по Входным данным и их хранения на время цикла записи, блок 55 коррекции с Bxo;;BIHH

56 и 57 информационных бит с итанных данны (, входами 58 и 59 контрольных бит считанных данных, управляющими Вхо,са«(и (!(} и 61, выходами 62 и 63 сигналов коррек ции, выходами 64 и 65, предназ(I гневный для приема H хранения на время и:.- клы чтения контрольных бит с гитанных да;lflhlx для обнаружения ошибок В HI!pop!«!BI!I!oIIHbix и контрольных битах cHèòàèíûõ дынных и д. iH формирования сигналов коррекции, рсгисгр

66 команд с ьходом 67, пергым 68 и Вгорым 69 выходами, предназначенный для задания режима работы устройства, элеме IT

2И 70 с первым 71 и вторым 72 вxoдами и выходами 73, предназначенный для коммутации управляющих сигналов формирователь 74 сигнала занесения данных с псрвым 75, вторым 76, третьим 77, чсгH(ðтым 78 входами, выходом 79, предназначеH((ый для управления занесением данных в

Выходной регистр и в блок коррекции.

Каждый разряд накопителя (фиг. 2) состоит из микросхем 80 и 81 памяти с адресными 82 — 85, командными 86 и 87 входами, информационными входами 88 и 89 и вы.;одами 90 и 91, входами 92 и 93 выб)орки, форми!20ват(. .ЛЯ Ввода(Вывода информации, выполненного H Виде элемента 2И 94 с входами 95 и 96 и выходом 97.

Формирователь 74 сигнала занесения данных (фиг. 3) содержит элемент 2И 98 с входами 99 и 100, выходом 101 и элемент ЗИЛИ !

02 с входами 103 — !05 и выходом 106.

Блок 1 управTCHHH (фиг. 4) содержит элемент 107 задержки с входом 108, отводами 109 — 111, одповибратор 112 с входом

113 и выход,ì (4.

Уст-.ойство работы т в трех режимах—

«Запись», «Чтс((ие>., «Хранение». 0 В режиме «Зып((сь» на входы 21 — 24 регистра 20 адресы пос-упает код адреса, на

Bxug 67 регистры i:6 команд поступает си(ныл записи, на Входы 36 и 37 входного регистра 35 и на входы 51 и 52 блока 50 кодирования поступают Входные данные, па вход 2 блока 1 управления поступаеT сигHB,I (Впуска, которь. и вырабатыва(. ò ilB Выходах 2 -4 Ге««)и к) I(«! H)11bcÎD, синхронизиру!olilHx работу устройства. Hd вход

78 формирователя 74 сигналы не подаются.

Код адресы заносится B регистр 20 адреса«где хранится весь цикл записи. С Выходов 25 и 26 регистра 20 адреса код адреса через вхо1bi 14 и 15 накопителя nocTупа T на (Iëðccíhic входы 82 — -85 микросхем

80 и 8! памяти всех рçðÿäîâ. С выхоIoH 27 и 28 регистра 20 адреса часть разрядов адрс сы. определяющая выбор одной микросхемы памяти в каждом разряде паксп(ителя из многих, поступает на входы 30 и 31 стробируемого дешифратора 29, но на вь(ходах 33 и 34 этого дешифратора сиг4О палы Отсутстьуют, так как на управляющем входе 32 стробируемого дешифратора 29

icl упрывляюшего сигнала.

Команда записи устанавливает регистр 66 команд B положение за IHcH (HB выходе 68—

Высокий уровень, а на выходе 69 — низкий уровень}. С выхода 68 регистра 66 команд высокий (разрешающий) уровень записи поступает иа вход 72 элемента 2И, а также Hcðåç вход 11 накопителя 6 — на входы 86 ; 87 записи микросхем 80 и 81 памяти Всех разрядов накопителя.

Bx0;IHblc данные заносятся во входнои регистр 35, где храпи ссН весь цикл записи, и в блок 50 кодирования, где из входпых данн,!х по определенному алгоритму, например кода Хэмминга, формируются конт5 рольные биты входных данных, которые хранятся в блоке 50 весь цикл записи.

С выходов 38 и 39 входного регистры 35 записываемые данные (информацион1298800 ные биты) через соответствующие входы 7 и 8 накопителя 6 поступают на запись в те разряды накопителя, которые предназначены для записи информационных бит. С выходов 53 и 54 блока 50 кодирования контрольные биты через соответствующие входы 9 и 10 накопителя 6 поступают на запись в те разряды накопителя, которые предназначены для записи контрольных бит, сформированных для соответствующих входных данных.

В каждом разряде накопитепя 6 сигнал, представляющий соответствующий записываемый бит информации, поступает на вход

96 элемента 2И 94. В режиме «Запись» на входе 95 элемента 2И 94 всегда находится высокий уровень с объединенных выходов 90 и 91 микросхем 80 и 8! памяти, разрешающий прохождение поступившего сигнала. Сигнал с выхода 97 элемента 2И 94 поступает на информационные

15 входы 88 и 89 всех микросхем 80 и 81 памяти для записи, а также поступает на соответствуloLLLHe выходы 16 (17 — 9) данных

20 накопителя 6, т.е. на выходах 16 (17 — 19) накопителя 6 всегда будут те же сигналы, что и на соответствующих входах 7 (8 — 10).

Таким образом, в режиме «Запись» обеспечивается трансляция через накопитель входной (записываемой) информации на выход.

С выходов 16 и 17 данных накопителя 6 входные данные (информационные биты) поступают на соответствующие установочные входы

41 и 42 выходного регистра 40, а с выхо30 дов 18 и 19 того же накопителя входные данные (контрольные биты) поступают на соответствующие входы 58 и 59 контрольных разрядов блока 55 коррекции. Сигнал запуска, поступивший на вход 2 блока 1 управления, появляется на входе 108 элемента

107 задержки и через время, необходимое

35 для установления сигналов адреса, данных и команды на входах микросхем 80 и 81 памяти всех разрядов накопителя 6, с отвода 109 элемента 107 задержки поступает на вход 113

40 одновибратора 112 и запускает его. Импульс, длительность которого устанавливается элементами одновибратора, с выхода 114 этого одновибратора через выход 3 блока управления поступает на управляющий вход 32 ти от кода адреса, находящегося на входах

30 и 31 дешифратора 29, на одном из выходов 33 и 34 его появляется разрешающий потенциал, который через один из входов 12 и 13 выборки накопителя 6 поступает на один из входов 92 и 93 выборки микросхем 80 и 81 памяти в каждом разряде накопителя 6. В эти выбранные микросхемы памяти и происходит запись поступившей информации.

Спустя время, необходимое для прохож50

55 дения входных данных (информационных и контрольных бит) на соответствующие установочные входы 41 и 42 выходного регистстробируемого дешифратора 29. В зависимос- 45 ра 40 и Bxoëû 58 и 59 контрольных разрядов блока 55 коррекции, сигнал с отвода 110 элемента 107 задержки через выход 4 îпока 1 управления поступа T на lleрвый вход 71 элемента 2И 70. На втором входе 72 элемента 2И 70 находится разрешающий уровень записи с выхода 68 ре Ilorpa 66 команд, поэтому сигнал с выхода 73 этого элемента через вход 77 формирователя 74 поступает на вход 104 элемента 3И. 1И

102, с выхода 106 которого через выход 79 блока 74 занесения поступает на управля1ощий вход 43 выходного регистра 40 и управляющий вход 60 блока 55 коррекции. По переднему фронту этого сигнала в выходной регистр 40 и в блок 55 коррекции заносятся данные, поступившие на их входы.

С выходов 46 и 47 выходного регистра 40 записываемые данные поступают на входы 56 и 57 информационных разрядов б;1ока 55 коррекции и заносятся в нс1о. В блоке 55 коррекции Ilo поступигииим в него инфоГ7мационным данным фо!7ми!7х ются по определенному алгоритх1х, например коду

Хэмминга, контрольные биты и сравниваются с контрольными битами. поступившими в блок из накопителя 6. По результатам их сравнения определяется правильность трансляции информа1ши через блок, т.с. целостность информационного тракта, а также исправно Tb входного и выходного регистров.

Информация о результата. контроля появляется на BI IxoJà 64 и 65 блока 55 коррекции. Команда записи, поступившая на вход 61 блока 55 коррекции, запрещает выдачу сигналов коррекции на выходы 62 и 63 этого блока, и, таким образом, информация с выходов 48 и 49 выходного регистра 40 поступает. на выходы запоминающего устройства без коррекции, гго позволяет, в случае необходимости, сравнивать в процессоре, который использует предлагаемое запоминаю1цее устройство, записываемую и транслируемую информацию, что дает возмож1гость проверять информационные цепи.

Сигнал с отвоLa 111 элемента 107 задержки через выход 5 блока управления поступает на вход 75 формирователя 74 и

1 далее IB вход 99 элемента 2И 98, Но на выход этого элемента он не проходит, так как на входе 100 элемента 2И 98 присутствует запрещающий уровень, поступивший туда с второго выхода 69 регистра 66 команд через вход 76 формирователя 74.

В режиме «1(тение» на входы 2! — 24 регистра 20 адреса поступает код адреса, по которому производится считывание информации, на вход 67 регистра 66 команд поступает команда чтения. на вход 2 блока 1 yIIравления поступает сигнал запуска. На входы 36 и 37 входного регистра 35 и входы 51 и 52 блока 50 кодирования, а также на вход 78 блока 79 занесения никаких сигналов не подастся.

1298800

Код адреса заносится в регистр 20, где хранится весь цикл считывания. С выходов 25 и 26 регистра 20 адреса соответствующие разряды адреса через входы 14 и 15 накопителя 6 поступают на адресные входы 82—

85 микросхем 80 и 81 памяти всех разрядов. С выходов 27 и 28 регистра 20 адреса разряды адреса, определяюшие выбор одной микросхемы памяти в каждом разряде, поступают на входы 30 и 31 стробируемого дешифратора 29, но на выходах 33 и 34 этого дешифратора сигналы отсутствуют, так как на управляющем входе 32 стробируемого дешифратора 29 нет управляющего сигнала.

Сигнал чтения устанавливает регистр 66 команд в положение считывания (на выхо15 де 68 — запрешаюгций, а на выходе 69 —— разрешающий потенциалы). С выхода 69 регистра 66 команд разрешающий потенциал поступает на вход 76 формирователя 74, а с выхода 68 регистра бб команд запрещающий потенциал поступает на вход 72 элемента 2И 70, а также на вход 61 блока 55 коррекции и через командный вход 11 накопителя 6 — на входы 86 и 87 записи микросхем 80 и 81 памяти всех разрядов, как запрешающий запись, т.е. разрешающий считывание информации из микросхем памяти.

В режиме «Чтение» входной регистр 35 и блок 50 кодирования устанавливаются в такое состояние, чтобы обеспечить на их выходах 38, 39 и 53, 54 высокие (разрешающие) уровни. С выходов 38 и 39 входного регистра 35 разрешающие уровни через соответствующие входы 7 и 8 накопителя поступают в те разряды, которые предназначены для хранения информационных бит. С выходов 53 и 54 блока 50 кодирования разрешающие уровни через соответствуюшие входы 9 и 10 накопителя поступают в те разряды, которые предназначены для хранения контрольных бит.

В каждом разряде накопителя 6 высокий 40 уровень поступает на вход 96 элемента 2И 94 и разрешает прохождение считанного сигнала с одного из объединенных выходов 90 и 91 микросхем 80 и 81 памяти.

Сигнал запуска, поступивший на вход 2 блока 1 управления, появляется на входе 108 элемента 107 задержки и через время, необходимое для установления сигналов адреса, команды на входах микросхем 80 и 81 и высоких уровней на входах 96 элементов 2И 94 всех разрядов накопителя 6, с отвода 109 элемента 107 задержки поступает на вход 113 одновибратора 112 и запускает его. Импульс с выхода 114 этого одновибратора через выход 3 блока 1 управления поступает на управляющий вход 32 стробируемого дешифратора 29. В зависимости от кода адреса, на- у ходяшегося на входах 30 и 31 дешифратора 29, на одном из выходов 33 и 34 его появляется разрешающий сигнал, который через соответствующий вход 12 или 13 выборки накопителя б поступает на один из входов выборки 92 или 93 микросхем 80 и 81 памяти всех разрядов накопителя.

По этому сигналу в выбранной микросхеме памяти каждого разряда начинается считывание информации, которая через время, равное времени выборки, поступает на вход 95 элемента 2И 94 с одного из объединенных между собой выходов 90 и 91 выбранной микросхемы 80 или 81 памяти. Так как на входе 96 элемента 2И 94 находится разрешающий (высокий) уровень, то считанный сигнал, пройдя через элемент 2И

94, появляется на выходе 97 и поступает на информационные входы 88 и 89 всех микросхем памяти 80 и 81, а также на соответствуюшие выходы 16 — 19 данных.

С выходов 16 и 17 данных накопителя 6 считанные сигналы (информационной биты) поступают на соответствуюшие установочные входы 41 и 42 выходного регистра 40, а с выходов 18 и 19 того же накопитепя считанные сигналы (контрольные биты) поступают на соответствующие входы 58 и 59 контрольных разрядов блока 55 коррекции, Сигнал с отвода 110 элемента 107 задер>кки через выход 4 блока 1 управления поступает на первый вход 71 элемента 2И 70, однако дальше этот сигнал не проходит, так как на втором входе 72 этого элемента находится низкий (запрещающий) уровень с выхода 68 регистра

66 команд, находящегося в состоянии счит»1вания.

Через время, равное времени выборки, сигнал с отвода 111 элемента 107 задержки через выход 5 блока 1 управления поступает через вход 75 формирователя 74 на вход 99 элемента 2И 98, на входе 100 которого находится разрешающий (высокий) потенциал, поступивший туда с второго выхода 69 регистра 66 команд через вход 76 формирователя 74. С выхода 101 элемента 2И 98 сигнал поступает на вход 103 элемента ЗИЛИ 102, с выхода через выход 79 формирователя 74 — на управляющий вход 43 выходного регистра 40 и управляющий вход 60 блока 55 коррекции.

По переднему фронту поступающего сигнала в выходной регистр 40 и в блок 55 коррекции заносится считанная информация, находившаяся на их входах. С выходов 46 и 47 выходного регистра 40 считанные данные заносятся в блок 55 коррекции через его информационные входы 56 и 57. В блоке 55 коррекции из поступивших туда данных формируются по определенному алгоритму контрольные биты и сравниваются с контрольными битами, поступившими в блок из накопителя б. По результатам сравнения определяется правильность считывания информации, возможность или невозмож1298800

Формула изобретения ность ее коррекции. В случае правильного считывания информации она передается на выходы 48 и 49 выходного регистра 40, служащие выходами данных устройства.

В случае появления корректируемой ошибки сигнал считывания, поступивший на вход 61 блока 55 коррекции, разрешает коррекцию считанной информации путем подачи на выходы 62 и 63 блока 55 коррекции сигналов коррекции, которые поступают на счетные входы 44 и 45 выходного регистра 40 и производят инверсию информации в разрядах, где находится неверная информация.

На выходах 48 и 49 выходного регистра 40 появляется скорректированная считанная информация, а на выходе 65 блока 55 коррекции появляется сигнал, указывающий на то, что информация была скорректирована.

В слу чае появления некорректируемой ошибки на выходе 65 блока 55 коррекции появляется сигнал, указывающий на то, что в информации появились некорректируемые ошибки.

В режиме «Хранение» на входы 21 — 24 регистра 20 адреса, на вход 67 регистра 66 команд, на входы 36 и 37 входного регистра 35 и на входы 51 и 52 блока 50 кодирования могут поступать любые сигналы.

Для обеспечения режима «Хранение» достаточно на вход 2 блока 1 управления не давать сигнала запуска.

В режиме «Хранение» возможна проверка информационных цепей накопителя, правильность занесения транслированных через накопитель данных в выходной регистр 40 и в блок 55 коррекции. Для этого необходимо на входы 36 и 37 входного регистра 35 и на входы 51 и 52 блока 50 формирования подать произвольные данные, на вход 78 формирователя 74 подать сигнал «Контроль», а на вход 67 регистра 66 команд †коман записи.

С входа 78 формирователя 74 сигнал

«Контроль» попадает на вход 105 элемента ЗИЛИ 102 и с выхода 106 этого элемента через выход 79 формирователя 74 поступает на управляющий вход 43 выходного регистра 40 и на управляющий вход 60 блока 55 коррекции.

Прохождение входных данных через накопитель, занесение их в выходной регистр и в блок коррекции и проверка всех цепей происходит так же, как и в режиме «Запись», за исключением того, что входные данные не записываются в накопитель, так как на входы микросхем памяти не подается сигнал выборки с выхода стробируемого дешифратора.

10 !

45 50

1. Запоминающее устройство, содержаWee накопитель, информационные и контрольные входы которого соединены соответственно с выходами входного регистра и блока кодирования, входы которых являются информационными входами устройства, адресные входы накопителя подключены-к выходам младших разрядов регистра адреса, входы которого являются адресными входами устройства, а выходы старших разрядов соединены с кодовыми входами дешифратора, выходы которого подключены к входам выборки накопителя, управляющий вход которого соединен с входом блокировки блока коррекции, первым входом элемента И и первым выходом регистра команд, вход которого является входом записи устройства, блок синхронизации, вход которого является входом пуска устройства, а первый и второй выходы подключены соответственно к стробирующему входу дешифратора и к второму входу элемента И, информационные выходы накопителя соединены с информационными входами первой группы выходного регистра, информационные входы второй группы которого подключены к выходам первой группы блока коррекции, выходы первои группы выходного регистра являются информационными выходами устройства, а выходы второй группы выходного регистра соединены с информационными входами второй группы блока коррекции, информационные входы первой группы которого подключены к контрольным выходам накопителя, входы второй группы блока коррекции являются выходами номера сбойного разряда устройства, а один выход блока коррекции является выходом типа ошибки устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введен формирователь сигнала занесения данных, первый, второй и третий входы которого соединены соответственно с третьим выходом блока синхронизации, вторым выходом регистра команд и выходом элемента И, четвертый вход является входом режима контроля устройства, а выход подключен к синхровходам выходного регистра и блока коррекции.

2. Устройство по п. 1, отличающееся тем, что формирователь сигнала занесения данных содержит элемент И и элемент ИЛИ, причем выход элемента И соединен с первым входом элемента ИЛИ, первый и второй входы элемента И и третий и четвертый входы элемента ИЛИ являются соответственно первым, вторым, третьим и четвертым входами формирователя, а выход элемента. ИЛИ вЂ” его выходом.

>» о

° - 4 и аавйн «разр.

ФТип

ouch<

1298800

Составитель О. Исаев

Редактор Е. Папи Техред И. Верес Корректор И.Муска

Заказ 751/54 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4