Ячейка памяти
Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, может быть использовано в энергонезависимых ЗУ с произвольной выборкой информации и является усовершенствованием известного устройства по авт. св. N N 1115106. Целью изобретения является ускорение восстановления информации в ячейке памяти. Поставленная цель достигается тем, что в ячейку памяти введены два коммутирующих транзистора, что позволяет использовать в ячейке МНОП-транзисторы с монополярным управлением, т. к. коммутирующие транзисторы защищают содержащуюся в триггере информацию от сбоя в режиме стирания (когда открыты оба запоминающие 13, 14 и ключевые 15, 16 транзисторы ячейки). Этот тип запоминающих транзисторов обеспечивает в предлагаемой ячейке памяти в 3 - 5 раз большее время хранения по сравнению с ячейкой памяти по основному авт. св. , кроме того, использование указанных транзисторов позволяет уменьшить размер ячейки памяти и упростить технологию ее изготовления. 1 з. п. ф-лы, 3 ил.
Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, может быть использовано в энергонезависимых ЗУ с произвольной выборкой и является усовершенствованием известного устройства, описанного в авт. св. N 1115106. Целью изобретения является ускорение восстановления информации в ячейке памяти. На фиг. 1 и 2 приведены принципиальные электрические схемы ячейки памяти, варианты по пп. 1 и 2 формулы изобретения соответственно; на фиг. 3 показаны характеристики перезаписи МНОП-транзистора с монополярным управлением. Ячейка памяти (фиг. 1) содержит триггер 1, состоящий из нагрузочных элементов 2, например поликремниевых резисторов, шины питания 3, ключевых МДП-транзисторов 4 и 5, и шины нулевого потенциала 6, транзисторы 7 и 8 выборки, соединяющие выходы 9 и 10 триггера с разрядными шинами 11 и 12, а также запоминающие МНОП-транзисторы 13 и 14 с изменяемым порогом включения, истоки которых подключены к стокам транзистором 15, 16 соответственно, а стоки - к истокам соответствующих транзисторов 17 и 18, стоки которых подключены к выходам 19 и 20 триггера 1. Затворы транзисторов выборки, МНОП-транзисторов, ключевых и коммутирующих транзисторов подключены соответственно к шинам выборки 21, записи 22, коммутации 23 и управления 24. Ячейка памяти на фиг. 2 отличается от описанной только тем, что истоки запоминающих МНОП-транзисторов 13 и 14 подключены к стокам соответствующих коммутирующих транзисторов 17 и 18, истоки которых подключены к выходам триггера. Работает ячейка памяти следующим образом. При наличии напряжения питания на шине 3 в триггер 1 может быть записана информация, для чего на разрядные шины 11 и 12 подаются соответственно уровни высокого (5 В) и нулевого (0 В) потенциалов, либо наоборот, 0 В и 5 В. Положим, что запись логической "1" соответствует подаче высокого потенциала на шину 11 и низкого - на шину 12, а запись логического "0" - подаче низкого потенциала на шину 11 и высокого - на шину 12. При этом на шину 21 подается положительный потенциал, в результате чего в случае записи лог. "1" триггер устанавливается в состояние, когда потенциал на выходе 19 высокий, а на выходе 20 - низкий. Это состояние сохраняется после понижения потенциала на шине 21. Для считывания состояния ячейки необходимо подать положительный потенциал на шину 21, контролируя при этом потенциалы на шинах 11 и 12. Высокий потенциал на шине 11 и низкий на шине 12 свидетельствуют о том, что в ячейке хранится логическая "1". Для того, чтобы информация не разрушилась при отключении питания, необходимо до отключения питания записать в МНОП-транзисторы информацию, хранимую в триггере. Пусть в качестве запоминающих транзисторов используются МНОП-транзисторы с монополярным управлением, характеристики перезаписи которых приведены на фиг. 3. Для записи информации в МНОП-транзисторы необходимо до отключения питания подать на шину 22 импульс записи 25 В длительностью 1 мс. При этом потенциалы шин 19 и 22 должны быть нулевыми, а потенциал шины 23 равен 5 В. Во время импульса записи увеличивается порог включения у транзистора 13 или 14, в зависимости от состояния триггера 1, в частности, если он находится в состоянии лог. "0", то порог транзистора 14 увеличивается, а транзистора 13 - не изменяется. Таким образом, информация хранится теперь в виде соотношения порогов транзисторов 13 и 14 и может сохраняться длительное время (годы) при отключенном питании. При повторном включении питания информация может быть вновь переписана из МНОП-транзисторов в триггер. Для этого положительный потенциал следует подать на шины 3, 23, 24, а затем на шину 22. При этом оба входа-выхода триггера через открытые транзисторы 13-18 будут заземлены. При снижении напряжения на шине 22 первым закроется МНОП-транзистор с более высоким порогом и потенциал выхода триггера, к которому подключен этот МНОП-транзистор, начнет возрастать, устанавливая тем самым триггер в определенное положение, задаваемое знаком разности пороговых напряжений этих транзисторов. Затем выполняется стирание информации в МНОП-транзисторах и подготовка их к следующей записи. Для этого на шину 23 подается нулевой потенциал, на шину 24 - импульс 5 В, а на шину 22 - импульс 20 В, 100 мс. В результате этого пороги МНОП-транзисторов становятся равными и ячейки памяти вновь готова к переводу информации из триггера 1 в транзисторы 13 и 14 перед очередным отключением питания. Ячейка памяти (фиг. 2) работает следующим образом. Запись в триггер 1 информации, заданной на разрядных шинах 11 и 12, а также считывание информации из триггера 1 осуществляются так же, как и в ячейке памяти, представленной на фиг. 1. При стирании информации в МНОП-транзисторах на шину 24 подается высокий потенциал, на шину 23 -низкий, а на шину 22 - импульс стирания 25 В, 100 мс. В результате этого пороги обоих МНОП-транзисторов 13, 14 становятся одинаковыми. Закрытые коммутирующие транзисторы 17, 18 предохраняют записанную в триггере 1 информацию от сбоя в режиме стирания, так как запоминающие и ключевые транзисторы при этом открыты. При записи из триггера 1 в транзисторы 13 и 14 на шину 24 подается низкий потенциал, на шину 23 - высокий, а на шину 22 - импульс записи 25 В длительностью 1 мс. При этом в зависимости от хранимой в триггере 1 информации увеличивается порог транзисторов 13 и 14. В частности, если триггер 1 находился в состоянии лог. "1", то порог транзистора 14 увеличивается, а порог транзистора 13 не изменяется. После отключения питания информация, как и прежде, хранится в виде соотношения порогов транзисторов 13 и 14. При повторном включении питания информация переводится из МНОП-транзисторов 13, 14 в триггер 1 следующим образом. Подается положительный потенциал на шины 3, 23, 24, а затем на шину 22. При этом через открытые транзисторы 15, 13 и 17 положительный потенциал поступает на выход 9 триггера 1 (транзистор 14 при этом закрыт) и триггер 1 устанавливается в состоянии лог. "1". После этого производится стирание информации в МНОП-транзисторах указанным способом и ячейка вновь готова к переводу информации из триггера 1 в МНОП-транзисторы 13, 14 перед очередным отключением питания. Увеличение времени хранения информации, достигаемое в предлагаемой конструкции за счет введения коммутирующих транзисторов и применения запоминающих МНОП-транзисторов с монополярным управлением, позволяет создать на ее основе высококачественные микросхемы энергонезависимых ЗУПВ с временем хранения 10 лет и более. (56) Авторское свидетельство СССР N 1115106, кл. G 11 C 11/40, 1982.
Формула изобретения
1. ЯЧЕЙКА ПАМЯТИ по авт. св. N 1115106, отличающаяся тем, что, с целью повышения быстродействия восстановления информации в ячейке памяти, в нее введены два коммутирующих транзистора, затворы которых являются коммутирующим входом ячейки, а истоки запоминающих МНОП-транзисторов подключены к стокам соответствующих коммутирующих транзисторов, истоки которых подключены к выходам триггера. 2. Ячейка памяти по п. 1, отличающаяся тем, что стоки запоминающих МНОП-транзисторов подключены к истокам соответствующих коммутирующих транзисторов, стоки которых подключены к выходам триггера.РИСУНКИ
Рисунок 1, Рисунок 2, Рисунок 3MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе
Номер и год публикации бюллетеня: 11-2002
Извещение опубликовано: 20.04.2002
