Устройство для вычисления степенной функции
Изобретение относится к вычислительной технике и может быть использовано для аппаратной реализации операций вычисления степенной функции с показателями 2 и 1/2 в универсальных и специализированных вычислителях . Цель изобретения - повьшение точности при вычислении функции с показателем 1/2. Поставленная цель достигается тем,что в устройство , содержащее схему сравнения 1, счетчик 2, мультиплексор 3, накапливающий сумматор 4, элементы И 5,6,блок 7 микропрограммного управления,введены вторая схема сравнения 14,второй мультиплексор 15, коммутатор 16 и комбинационный сумматор 17 с соответствующими связями. Устройство позволяет вычислять степенные функции с показателями 2 и 1/2 с высокой помехоустойчивостью и высоким быстродействием при отработке малых приращений аргумента за счет организации рекурсивного процесса вычисления . 5 ил., 8 табл. S (Л оо 4 00 00 00
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
„„SU„„1348831 (51)4 G 06 F 7/552
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4078351/24-24 (22) 17.06.86 (46) 30.10.87. Вюл. 11 40 (71) Ленинградский электротехнический институт им. В.И.Ульянова (Ленина) (72) A À.Âàëîâ, Л.М.Виткин, И.В.Герасимов и N.Кубовэ (53) 681.325(088.8) (56) Авторское свидетельство СССР
N- 1167605, кл. G 06 F 7/552, 1985.
Авторское свидетельство СССР
У 1280616, кл. G 06 F 7/552, 1985. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ СТЕПЕННОЙ ФУНКЦИИ (57) Изобретение относится к вычислительной технике и может быть использовано для аппаратной реализации операций вычисления степенной функции с показателями 2 и 1/2 в универсальных и специализированных вычислителях. Цель изобретения — повышение точности при вычислении функции с показателем 1/2. Поставленная цель достигается тем,что в устройство,содержащее схему сравнения 1, счетчик 2, мультиплексор 3, накапливающий сумматор 4, элементы И 5,6,блок
7 микропрограммного управления,введены вторая схема сравнения 14,второй мультиплексор 15, коммутатор
16 и комбинационный сумматор 17 с соответствующими связями. Устройство позволяет вычислять степенные функции с показателями 2 и 1/2 с высокой помехоустойчивостью и высоким быстро- ® действием при отработке малых приращений аргумента за счет организации рекурсивного процесса вычис- С ления. 5 ил., 8 табл.
1 3/<8831
И «>б>1 t TPBHt oTlff! I!i< л» тельной Т< янике и Mo?I
Цель изобретения — повышение точ— ности при Воспроизведении степенной функции с показателем 1/2.
На фиг. 1 приведена функциональная схема устройства; на фиг. 2 вариант реализации коммутатора; на фиг. 3 — вариант схемотехнической реализации микропрограммного блока управления; на фиг. 4 — блок-схема
его работы; на фиг. 5 — прошивка программируемой логической матрицы (ПЛМ! блока управления соответственно, ?С> с(а схеме устройства (фиг. 1) приняты следующие обозначения: первая схема 1 сравнения, реверсивный счетчик 2, первый мультиплексор 3, 7<; накаплнван>щий сумматор 4, первый 5 и второй 6 элементы И, микропрограммный блок 7 управления, вход 8 логического нуля и вход 9 логической единицы у«тройства, входы 10, 11 сс ответс.твенно ьходи запуска и ус- 3о тановк» устрои«TI>o,выход 12 гolавности реэ,.; ьтата,»н >,рмационный вход
13 ус !>ойства, в>.;?рая схема 14
cpa(
Все ptief енты устройства могут быть реап»зованы на основе широко используемь!х v вычислительной техн»- 40 ке микро« . и;:"а»1>им< р схемы 1, 14 сравнс 11»я — н» микрс « ":(ах K 155 Cli!, счетчик 2 -- fi. микросхемах К 1 5
ИЕ7, к.>мбинапионний сумматор 17 — на микросхе.(ан К 155 ИМ3, мультиплексо-. 46 ры 3,15 — на микросхемах К 155 КП 1!.
Накапливан>ший сумматор может <><,!Т(, РЕВЛИЗOBàff, На»РИМЕР, На МИКРВСХЕМЕ ! 802 ИМ1 путс.м»одключения выхода счмматорс(на его снобчают »а выход свой первый или второй информационные B?co;III пр» !!аличии на управ. Яющем входе соответственно единичнс!о ну;EBA I > «игна:!а . Вариант pt а.i» 3= — ции коммутатора 16, наг(ример, на микросхемах К 155 КП 11 пригеден «» фиг, 2. К,ммутатор со;тержит Hу.lfтиплек«>pff ?
Il;1Jlp на упранляк>и(< м нх Jic к<>мму гатора 16 его первый» BT< 1?ой инф< рмацио!<Иие входи по,(к.f.f<>t(< ни соотнетст1>енно к его п< рвому и Второму выходам, ЛОГ»>JPOК?! О Н, я; «тр Iio TB JI, а еди;t; ч и к пятому выхоIl ИЧ!1< !й 13 Х О >(IIO(i 1< ду ПЛМ 24 .
Б к аче с тlie тр бит(, использовс!н сх<:ми К 155 ТМ2, 26 — К 155 И 1) н
Е 5 >(- РТ2. Г«е иг геров 22, 2 3 могут
ы, например, микрон к,>честве регистра качс.< тве IJ 11 . 24 р;, г р .>»м! ульсов 1;жс. т бь!ть <:Ãp;ill Bа !р!(м< р, íà пс нов<1 III .кросхем 1 . 155?:17> 3.
Работа, с:тр >i< J J>ci nc н?Вана . а р<.1;е1><. »Вll<>м « if>>t <><>е
Р и Гl! Hi!Off ф . !1 К l(ffli 1: < I>? !К!Ча . C. ri .> ВЫ ч»с:1< I »и 11(: рс! 1 и г!>,:-f «o, тн,-ше(>H
ЯМ !(о lt IУ!<>!Ц»Х i >i Cltf < ill »3>УНКЦИИ ДЛЯ а. э !. о« " и, . 3, ли и честно
lip< иду!н t зна 1: н (е > > > I < . <> 1 ll >!!.t i:IJJ т< пI?Cü лс,!яются
I р гil, .; f J,.i я; 3 которых учи 1 к < > «>i> ((11« >! t Iiк,! . (аllных яВля
:> Il..< я >l>а it f1»>. I у!"! Il l а фчн(сции.
1,>,ii!1 «»Dtf< (: it<;>! 1 . J i ° !1 1 а уве:(ичиВа
T< (JI>< .«! !!!i . I <а(П>ат»ч-!
> и 1 . < A<>Tffo(if<ниЯ г пр» p?Jfffi»olfe>м t.»i нал» ilc! управляющем вхс?Лc — соотг.:: тc ";;pliv. к второму и первому выхо;(ам. 1>лок 7 управления содержит первь<й 22 и Второй 23 триггеры,IUIM 24, гс-нерат р ?5 импульсов и регистр 26, синхр<>ни 3ирук>щ(.и вход которого связан < Выходом генератора
25 импульсов, первый — четвертый информационные вх>?(ы . ?дключены на первый — четвертый выхс>ды ПЛМ 24 соответственно, а первый — четвертый выходы на первый — четвертый входы ПЛМ соотВетственно, пятый — седьмой входы ко>! >t >! т о р о Й ЯВлЯютсЯ в ход ами с ) э а пуска 8 Т блока 7 у >! р а вл е ния со о тв етств е и н о, пятый — д е и я тый выходы являются первым — пятым выходами R, S 1, S 2, RA, б ".î ê à 7 управления с о отв е тс тВ е и н о „ Восьмой н х од ПЛМ ? 4 подключен к инверсному >их од у 1< p B o I триггера
2, а j(p "я ты» — к III! Jil". второго (р»ггс ра 23. Синхронизирующий вход триггc ра 23 <.оедииен с девя1,(м выходом ПЛМ ., »нформационный вх<>д — с вх<>-,1.?м р ж!(ма 80 блока
7 управ:It ния. (»! К(н»эирующий вход тр:(г! t pil 22 . < "д> Hi i! с входом сбрс «а БЦ б i«к-.(7 управления, ин—
13488 (1) Y(x+1) = Y(x) + h(x);
h(x+1) = h(x) + 2, (2) если значение аргумента уменьшается: (3) Y(x) = Y(x+1) — h(x)
h(x) = h(x+1) — 2 (4) Начальные значения функций: 10
Y(0) = О, h(0) = 1
Условие завершения вычислительного процесса RA =- (х = X) при вычислении функции Y = X HJYH RA = v
1 г л/г
= Yj при вычислении функции X = Y
Пусть Х и Y — суть целые числа, тогда Х вЂ” значение у для всех
4/
Y„ принадлежащих интервалу (Х, (х+
+1) -1)
Например, при представлении Х двумя десятичными разрядами величина
Х = 12 является значением у - для любых Уб (144, 1681.
На основании сказанного, при вычислении по рекуррентным соотношениям (1) — .(4) признаком окончания вычислительного процесса в случае й/ вычисления функции Х= Y " будет попа30 дание заданного значения Y в интервел (Y(x), Y(x+)) †)). B устройстве значение Y(x) формируется на выходе накапливающего сумматора 4, значение Y(x+1) 1 — на выходе комбинационного сумматора 17, сравнение заданного значения аргумента с границами интервала производится на схемах 1, 14 сравнения.
Устройство работает следующим образом.
Исходное состояние задается единичным сигналом на входе 11 сброса
SR устройства. В этом состоянии на первом выходе R блока 7 управления присутствует единичный сигнал, кото45 рым осуществлен сброс счетчика 2 и накапливающего сумматора 4.На втором, третьем и пятом выходах блока 7 управления присутствуют нулевые сигналы,на четвертом выходе RA — еди50 ничный.
Режим 1-ый возведения в квадрат задается единичным сигналом SQ =lc входа 18 режима устройства. В этом режиме нулевым сигналом с пятого выхода W блока 7 управления через муль. типлексор 15 и коммутатор 16 осуществляется подключение к выходу 19
31 результата устройства выхода накапливающего сумматора и, к вторым входам схем 1,14 сравнения — прямого выхода счетчика 2.
Поступление данных на вход 13 аргумента устройства сопровождается кратковременным единичным сигналом
ST на вход 10 запуска устройства.
По этому сигналу на первом R и четвертом RA выходах блока 7 управления устанавливается нулевой сигнал, а также начинают восприниматься блоком .7 управления сигналы с выходов схем 1,14 сравнения и с входа 18 режима SQ. При такой дисциплине запуска динамическая погрешность выполнения вычислительных операций возведения в квадрат равна нулю, если скорость поступления новых значений аргумента не выше скорости формирования результата по предыдущему эначению.
Если значение входного аргумента
Х больше величины, содержащейся в счетчике 2, то на выходах ">" и "(" схем 1, 14 сравнения и одноименных входах блока 7 управления образует— ся комбинация сигналов 10 (см. строку 1, табл 1). В этом случае блок 7 управления формирует на своих третьем и втором выходах последовательность синхронизирующих сигналов S2, S1. По S2 происходит увеличение содержимого накапливающего сумматора 4, по Sl — увеличение содержимого счетчика 2 на единицу.
Если значение входного кода аргумента Х меньше величины, содержащейся в счетчике 2, то на выходах
")" и "(" схем 1,14 сравнения образуется комбинация сигналов 01 (см. строку 2, табл. 1). В этом случае блок 7 управления формирует на своих втором и третьем выходах последовательность синхронизирующих сигналов
S1,S2. По Si происходит уменьшение содержимого счетчика 2 на единицу, по S2 — уменьшение содержимого накапливающего сумматора 4, так как в этом случае на входы старших разрядов информационного входа накапливающего сумматора 4 поступает через мультиплексор 3 информация с инверсного выхода счетчика 2.
В результате изложенных действий устройство осуществляет вычисление функции по формулам (1), (2) или (3),(4) соответственно.
1 34RR 31
1О
?<.<
35
45 ва. г..с. li ..><, Уl .кILI!i! (J(ll< Il,ill г на значении прет<гй фун< пи <. Это лть выгокое быс. i«: t îляет обс с п«ип При paI 19 результата устройства — значение L вь<численноЙ функции У = Х Процесс вычисления корня квадратного основан на том, что при режиме возведения в квадрат после завершения цикла вычисления содержимое прямых выходов счетчика 2 является корнем квадратным от величины, снимаемой с выходов накапливающего сумматора 4. Режим 2-ой извлечения квадратного корня задается нулевым сигналом SQ =0 с входа 18 режима устройства. В этом режиме единичным сигналом с пятого выхода V блока 7 управления мультиплексор 15 подключает на второй вход первой схемы 1 сравнения выход комбинационного сумматора 17, коммутатор 16 подключает на выход 19 результата прямой выход счетчика 2, на второй вход схемы 14 сравнениявыход накаплинаюшгго сумматора 4. В результате таких подключений на вторые вхо;и,, *схем 14, 1 сравнения будут под(<ват< ся значения, гоответствующи< ко«пам интервала j Y(x), Y (x+ +1) 1 j <.<1га<да<.ие л который входного аргумента У будет свидетельствовать об око< чании вычиглитсл<— НОГО прОцег(-а .. После поступления данных на вход 13 аргумента устройства по сигналу ST на входе 10 запуска устройства блок 7 управ It. íèÿ переводит свой чет— вертый выхг,< КЛ в нулевое состояние и начнет вырабатывать < »I 1t)lt « (« Ъ Табл. 1 поясняет работу устройстЕсли значение входного аргумента Y На ВХОдс 13 уСтрОйСтна 6ОЛЬI!Ie, чем значение Y(x+1) — 1, содержашгс— ся в комбинационном сумматоре 17, .<5 то (см. строку 1, табл. 1) по с инхросигналу S2 <роизойдет уве.шчс IIII< содержимого накаплив;ющего суммат ра 4 (Y(x) --: Y(x+7), .« о синхро< игналу 81 — увелич< ние годержимого гчс тчика 2 (х - х+1) . Если значение входного аргумента < на входе 13 угтройстна меньше,чем значение Y(x), годержащееся в накапливающемся сумматорс 4, то (см. строку 2 табл. 1) по сигналам S1, S2 произойдет соответственно уменьшение содержимого счетчика 2 и накапливающего сумматора 4. При попадании ьходного аргуме< та Y в интервал f Y(x), Y(x+1) — 1) на входы ")", (" блока 7 управления поступает комбинация сигналов 00 (см. строку 3 табл 1), по 1(оторому синхронизирующие сигналы не вырабатываются, на выходе 12 готовности результата устройгTBà появляется единичный сигнал, на выходе 19 результата устройства находится вычис/7 ленное значение X=Y < Формирование управляющих сигналов в соответствии с описанным алгоритмом осуществляется блоком 7 управления (фиг. 4). Если блок 7 управления построен, например, на основе П1311 (фиг. 3), то по размеченной блоксхеме (фиг. 4) в соответствии с иэвест«ой методикой несложно построить табл. 2 функционирования блока 7 управления II осущ<-ствить прошивку 11Л1 < (фиг. 5). I1;1JIH tI I1E н <, J; Наличие триггера 23 в блоке 7 управления исключает возможность изменения режима ус.тройгтна статичесим с.игналом SC1 с входа режима тс -<.н<;е Ailного цикла вычислений (текущего), llери .,i тактовых импульсов <енерат<.р; 25 имгульсов опре.(JI>Ic- -я оыг Tp JJLc-и< тнием Hc ã <3,"I. Описанных р(жимов работы уст-р«действие г, л < " р, б,,тке м<1лЫХ ПРи7 134883 ращений аргумента. Кроме того, устройство имеет высокую помехоустойчивость за счет некритичности к единичным сбоям входных данных так 5 как устройство отслеживает любые изменения входного аргумента. Если сбой не приводит к изменению сигналов на выходах схем 1,14 сравнения, то они не сказываются на конечном результате. В противном случае устройство выполнит обратное требуемому действие (например, вместо суммирования выполняется вычитание приращения функции), однако после восста- 15 новления значения аргумента на входе устройства процесс вычисления функции будет продолжен до момента получения истинного результата. Таким образом, даже при наличии 20 единичных сбоев входных данных будет получен верный результат,при этом в общем случае может лишь увеличится время вычислений. Пример 1. Режим 1 (SQ=1). 25 Вычислительный процесс возведения в квадрат числа 6 (0001101 ) начинается после поступления сигнала ST на вход 10 запуска устройства. При этом состояние выходов схем gp 1,14 сравнения, счетчика 2, накапливающего сумматора 4 будет изменяться в соответствии с табл. 3. Пример 2. Режим 1 (SQ=l). Предположим,что после четвертого 35 шага произошел сбой, в результате которого на входе образовался нулевой код. После выполнения текущего шага данные на входе восстановились и стали равными 6+, (0001!Ox,) . Вычислительный процесс будет происходить в соответствии с табл. 4. В отличие от примера 1 здесь количество шагов вычислений увеличилось на два, однако конечный резуль- 45 тат остался беэ изменений. Пример 3. Режим 1 (SQ=1). Предположим, что значение аргумента по сравнению с примером 1 изменилось и стало равным 4„ (000100 ). Вычислительный процесс будет протекать в соответствии с табл. 5. Таким образом, если для возведения в квадрат числа 4„o в примере 1 потребовалось бы четыре шага вычислений,то в примере 3 эта операция осуществилась бы за два шага. Эффект от повышения быстродействия устройства тем больше, чем большая величина входного аргумента и меньше величина его приращения. Пример 4. Режим 2 (БЯ=О). Вычислительный процесс извлечения квадратного корня из числа 37„ (100101 ) начинается после поступления сигнала ST на вход запуска устройства. Состояние выходов схем 1,14 сравнения, счетчика 2, накапливающего и комбинационного сумматоров 4,17 будет изменяться в соответствии с табл. 6. Вычислительный процесс заканчивается при попадании значения аргумента 37,у в интервал (36,ю, 48ю) . Вычисленное значение квадратного корня равно 61р . Пример 5. Режим 2 (SQ=O). Предположим,что после четвертого шага вычислений произошел сбой,в результате котого на входе образовался нулевой код. После выполнения одного шага вычислений данные на входе восстановились и стали равными 37Ар (100101) . Вычислительный процесс будет происходить в соответствии с табл. 7. Пример Ь. Режим 2 (SQ=O). Предположим,что значение аргумента по сравнению с примером 4 изменилось и стало равным 16.ю (01000ь). Вычислительный процесс будет протекать в соответствии с табл. 8. Таким образом, результат вычисления квадратного корня из числа 16„4 получен за два шага. Формула и з о б р е т е н и я Устройство .для вычисления степенной функции, содержащее реверсивный счетчик, накапливающий сумматор,первый мультиплексор, первую схему сравнения, первый и второй элементы И, микропрограммный блок управления, входы запуска и начальной установки которого соединены с одноименными входами устройства, первый выход— с входами сброса реверсивного счетчика и накапливающего сумматора, втоФ рой и третий выходы подключены к первым входам первого и второго элементов И и к синхронизирующему входу накапливающего сумматора соответственно, а четвертый выход является выходом готовности результата устройства, информационный вход устройстТаблица! Поспелова Счетчик 2 тельность синхросиг алов Ьакаплива- 1 Выход 111 1ВХОдЫ бЛОКа строки управления 19 реэультаz«òp=AA T Вьпсод 2 готовности результата устр-ва RA 1«ВI И и C V HM A " тор 4 та, Р *им zz Режим «1, S2 ! «И:SM+ +2хСТ+ 1 SM4 CT:СТ+1 С 1-2 :".M: БМСТ:СТ-1 -2х T+1 SM4 0 ст2 CT:СТ «M4 « «1: «М СТ2 Та блида 2 Стро- Со«-! Т ха тояКод «лелукщ Код исходногo согтояния Ко11 в <1 л111,ос «vRчалов Кол в11ходньсх «игналов С ИГН ЭЛЬ1 ьоэбуждения состояния ние т, т, т, т, т, т, т, эк зя 5т ")"" (RA R Ы S! S2 Н !1 11 П! 0 0 0 0 0 0 0 0 1 X XX X 1 00 0 0 0 0 0 О О О О О 0 (; О О О 0 О О О О 0 О О О О О 0 О 1 ас ао И Х 1 000 О О 0 О 1 ао 0 О 0 1 1 0 1 О О О 1 О 0 1 0 Х Х Х О О О 0 0 О 1 О 0 О 1! . Х Х О 0 О О О (1 О 1 ! О Х Х Х !1 0 1 1 1 ва соединен с ерным входом первой II It схемы сравнения, выход Больше,которой гг«1л Y:!н чен к второму входу пепвого элемента И и к управляющему входу первого мультиплексора, первый и второй информационные входы которого соединень с прямым и инверсным выходами реверсинного счетчика соответственно, суммирующий и вычитающий входы которого подключены к выходам первого и второго элементов И cGoT ветственно, входы старших и младшего разрядов информационного нхода накапливающего сумматора соединены соответственно с выходом первого мультиплексора и входом логической единицы устройства, о т л и ч а ю щ е е с я тем,что, с целью повышения точности, в него введены второй мультиплексор, вторая схема сравнения, коммутатор и комбинационный сумматор, первый информационный вход которого подключен к выходу накапливающего сумматора и одноименному входу коммутатора,нходы старших разрядов второго информационного входа комбинационного сумматора соединены с прямым выходом ревер48831 1О с явного счетчнка и н т 1рым информацггонным входом коммутатора, а вхо( младшего разряда — с нходЛм логического нуля устройства, информационный 5 вход устройства подк.11х чен к первому входу второй схсмы сравнсния, выход "Меньше которой соединен с вторым входом второго элемента И и выходом второго признака микропрограммного блока управления, вход первого признака и вход режима которого подключены к выходу E-11льше первой схемы сравнения и вход задания режима устройства соответственно, пятый выход микропрограммного блока управления соединен с упранляющими входами коммутатора и вт;рого мультиплексора, ныход которого и первый выход коммутатора подклн1чены к !э э орым входам первой и второй схем сравнения соответственно, первый и второй информационные входы второго мультиплексора соединены соотнеIствеHHQ с выхо20 дом комбина1(ионного сумматора и первым н!!хогом коммутатора, второй выход которс1го являет«я выходом результата устройства. 01 !ХХ1011000000 0 О 1, Х Х 1 0 1 О О О О 0 О 1348831 Нродолжение табл. 2 Г Код следуюш. состояния Г Стро-, Сосна тояКод исходного состояния Коч входных сигналов Код в rxn, íûõ сигналов Сигннвы во 1б ужле ни я ние RA RVS1 S2 т, т, SR S7 н)н нС т, т! Т! Т4 Т2 Т! О, n„n,п1 о о г Х Х Х! О ООО О О О о о О 1 0 0 Х Х Х 1 О О О О О 1 О О О О ! О Х Х ХО Î ОО1 О О ! О 0 О О О о о ! о о. о о х х хо î ооо о о о о о о о о о о х х хх х о оо! о о о 0 O O 1 о о о х х хх х о ооо о о о Х Х Х1 О О!О О О о ! о о ! ! о о о х х х! î î o!o ! о о о О О Х Х ХО 1 Î О!! О О О о O 1 1 1 O O O 0 X X XO O 1 О1 о о о о о x х х х х о о ! о о о О О О ! Х Х Х Х Х О О О О О о о о о х х х х х о о о ! о о П р и и е ч а н н е: Х - любое, Та блиц а 3 Выход 19 результата Счетчик 2 Схема 14 Выход Накапливающий Схема 1 У шага сравнения ( сравнения ) вычис лений сумматор 0 0 0 8 з 9 а "ь 11 аз 12 дч 13 а5 14 а4 ат 16 e 17 а> 18 а!, 19 а 2о аа 21 ащ 000000 000000 000001 000001 000010 000100 000011 001001 000100 010000 000101 011001 0001 10 100100 000001 001001 011001 100100 14 Таблица4 1348831 Схема 14 Счетчик 2 Накапливающий сумматор Схема 1 Выход 19 реэультата У шага Выход 12 сравнения сравнения "(" вычислений 000000 000000 1 000001 000001 0 000010 000100 0 000011 001001 0 000100 010000 000011 001001 000100 010000 000101 011001 000 t 10 100100 1 100100 Таблица5 Схема 14 Счетчик .2 Накапли- Выход Выход 19 сравне- вающий 12 результата ния "< сумматор У шага Схема 1 сравнения вычислений 000110 100100 1 100100 000101 011001 0 011001 000100 010000 1 010000 Таблицаб Схема 14 Счетчик 2 Комби- ВыНакапливающий сумматор Выход 19 результата Схема 1 У шага национ- ход ный сум- 12 матор 17 сравнения "(" сравнения ") " вычислений 000000 1 000000 000011 0 000001 001000 0 000010 001111 0 000011 011000 0 000100 100011 0 000101 110000 1 000110 000001 000011 000101 000110 000001 001001 011001 100100 000001 001001 001001 011001 1348831 Т а б л и ц а 7 Выход 19 результата Схема 14 Схема 1 ВыКомбиНакапливающий Счетчик Ф шага сравнения " ) " национный сум сравнения ход 12 вычис лений сумматор 4 матор Таблица8 Накапли-1 Комб Выход 19 результата Схема 14 Выход Счетчик 2 11 шага Схема 1 сравнения >" инаваюций ционный сравнения "(вычислений сумматор 4 сумматор 111110 ° 000110 100100 110000 1 000101 000100 100011 0 000100 010000 011000 1 000000 000000 000001 000001 000010 000100 000011 001001 000100 010000 000011 001001 000100 010000 000101 011001 000110 100100 000101 011001 000000 1 000000 000011 0 000001 001000 0 000010 001111 0 000011 011000 0 000100 001111 0 000011 011000 0 000100 100011 0 000101 110000 1 000110 1348831 3450 ) I 1 348833 Составитель Н.Шелобанова Редактор Н.Слободяник Техред А.Кравчук Корректор ti.Демчик Подписное Заказ 5191/ч8 Тираж 670 ВНИИПИ Росударственного комитета СССР по делам изобретений и открь ий 113035, Москва, Ж-35, Раушская наб,, д. ч/5 Производственно-полиграфическое предприятие, г. Ужгород, ул, 11роектная, ч
