Устройство для извлечения квадратного корня из суммы квадратов

 

Изобретение относится к вычислительной технике и может быть использовано в различных функциональных преобразователях, а также в устройствах обработки дискретной инфорт мации. Цель изобретения - повьшение быстродействия и точности вычисления, что достигается благодаря введению в устройство, содержащее блоки I и 2 выделения модуля, блок 6 деления, коммутатор 7, сумматор 8 и распределитель 9 импульсов, блока 3 выделе- :ния максимального числа, блока 4 выделения минимального числа, квадратора 5 с соответствующим их подключением . 2 ил. (Л Фиг.Г

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГ)УБЛИК (19) (11) 27097 А1 (51) 4 G 06 F 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4032358/24-24 (22) 03.03.86 (46) 30.07.87. Бюл. У 28 (72) И.Я. Миронов (53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 634271 ° кл. С 06 F 7/552, )976.

Авторское свидетельство СССР

)) l001094, кл. G 06 F 7/552, 1981. (54) УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ ИЗ СУММЫ КВАДРАТОВ (57) Изобретение относится к вычислительной технике и может быть использовано в различных функциональных преобразователях, а также в устройствах обработки дискретной инфор-. мации. Цель изобретения — повьппение быстродействия и точности вычисления, что достигается благодаря введению в устройство, содержащее блоки l и 2 выделения модуля, блок 6 деления, коммутатор 7, сумматор 8 и распределитель 9 импульсов, блока 3 выделе:ния максимального числа, блока 4 выделения минимального числа, квадратора 5 с соответствующим их подключе нием. 2 ил.

1 !

32

H3O6PBTBHHe OTHOCHTCB K тельной технике и может быть использовано в различных функциональных преобразователях, а также в устройствах обработки дискретной информации °

Цель изобретения — повьппение быстродействия и точности вычисления.

На фиг. 1 изображена функциональная схема устройства; на фиг. 2— временная диаграмма работы устройства.

Устройство (фиг. 1) содержит первый 1 и второй 2 блоки вьделения модуля, блок 3 вьделения максимального числа, блок 4 вьделения минимального числа, квадратор 5, блок 6 деления, коммутатор 7, сумматор 8 и распределитель 9 импульсов.

Устройство производит вычисление квадратного корня иэ суммы квадра" тов двух чисел по приближенной формуле д z= x +y< = а1 +у;

+35 Ь

l1P а 64 а+ — Ь

256 маркс!! 11 !У11!1 мин6 !1 I yl1 у (1) где х,у — входные величины;

Z — - точное значение- результата;

Š— приближенное значение реtlP зультата; а,Ь вЂ” максимальное и минимальное. значение из чисел j х!,!У(.

Относительная ошибка результата вычисляется по формуле а

Z (2)

Для вывода (1) используем итерационный процесс Герона для извлечения квадратного корня из числа А: зависит

1+—

Znp а а

81, Ь

256 а

d1

lip

35!

+(-,)

b,z ! -(-;) (5) 50 В устройстве производится вычисление следующих величин:

<=«. (! х I;,, yl1;!1=„(l< 1; у!1!

81 1 1

d.=а+ — — Ь=а+(- + — + ) Ь

256 4 !6 256

55 Ь Ь

81 а а+=Ь

256

35 1 1

7. =а+ — - =- а+ (-„- + — + — ) - f, 64 2 32 64

A 2+- 2=а2+Ь2;

Z- — (Z + )=- (Z +

1 А 1

1-1 а2 +Ь2

) (3) . Z«где i — очередной номер итерации;

Z„.

Z; — приближенные значения результата до и после выполнения

i-й итерации.

Принимая за начальное приближение результата величину

S1

Z =(а+ — - Ь)

256 а также используя формулу Герона (3),, получим

1 81 а2+Ь1

Z = — (а+ — Ь)+

1 2 ?56, 81 1= а+ — Ь

256

72097 b

131072 81 (4)

256

Формула (4) обеспечивает точность вычисления результата, при которой абсолютное значение относительной ошибки не превосходит величины

Z Z

id l = ) — — (с0,27х

Экспериментально, методом подбора, установлено, что формула (1) обеспечивает более высокую точность вычисления квадратного корня из суммы квадратов двух чисел, при этом абсолютное значение относительной ошибки

20,íå превосходит величины Zï 2! („,(=- — -! — -PO,1!Z, т, е, формула (1) позволяет повысить точность результата в 2,5 раза по

25 сравнению с формулой (4).

Легко показать„ что относительная

Zpp -Z ошибка только от величины Ь/а.

Действительно

4О Как видно из формулы (1), вычисление квадратного корня из сутры квадратов двух чисел в предлагаемом устройстве можно производить за один цикл работы квадра "opa 5 и блока 6

45 деления, а также операций вьделения модуля, определения максимального и минимального значений а,Ь из чисел х 1; у 1., сдвигов и суммирования.

1327097

Сдвиг двоичных чисел в предлагаемом устройстве производится путем жесткой коммутации входов и выходов следующим образом.

Выход блока 4 вьщеления минималь-. ного числа подключен к второму, третьему и четвертому информационным входам первой группы входов коммутатора 7 со сдвигом вправо соответственно на 2,4,8 разрядов. Выход блока

6 деления подключен к второму, третьему и четвертому информационным входам второй группы входов коммутатора 7 со сдвигом вправо соответственно на 1,5,6 разрядов.

Блоки 1 и 2 выделения модуля, вырабатывающие величины (х1; I у1, представляют собой преобразователи кодов °

Сумматор 8 (с коммутатором на выходе) производит суммирование поступающих на его информационные входы четырех чисел по сигналам с распределителя импульсов на управляющие входы коммутатора 7, Выдача результаros суммирования. производится по сигналам, поступающим на управляющие входы коммутатора на выходе сумматора 8 с третьего и пятого выходов распределителя 9 импульсов. Блоки 3 и 4 вьщеления максимального и минимального числа являются общеизвестными.

Устройство для извлечения квадратного корня из суммы квадратов работает следующим образом.

Входные величины х,у поступают в устройство через информационные входы первого 1 и второго 2 блоков выделения модуля по сигналу, поступающему на их управляющие входы с первого выхода блока 9 управления. Абсолютные величины I xl; 1 у с выходов блоков

1 и 2 выделения модуля поступают на входы блока 3 вьщеления максималь. ного числа и блок 4 вьщеления минимального числа, на выходах которых вырабатываются соответственно величины а= „„,11х 1; I y I ); Ь=ми,glx I; I yI) °

Величина Ь=,„„„(х I * Ivl) с выхода блока 4 выделения минимального числа поступает в квадратор 5, который производит вычисление величины Ь .

Одновременно величина а с выхода блока 3 выделения максимального числа и величины 1/4Ь; 1/16Ь; 1/256b с выхода блока 4 вьщеления минимального числа поступают на все четыре информационных входа первой группы входов коммутатора 7, который соединяет первую группу. входов со своими выходами по сигналу пОступающему на

5 свой первый управляющий вход с второго выхода распределителя 9 импульсов, B сумматоре 8 производится вычисление величины

1 1 1 81 о 4 16 256 256

d= (a+ — Ь+ — Ь+ — Ь) = (а+ —.Ъ) .

По сигналу, поступающему с третьего выхода распределителя импульсов на первый управляющий вход суммато" ра 8> в последнем открывается дополнительный выход, по которому величина или

Ь

81

a+ Ь

По сигналу с пятого выхода распределителя 9 импульсов, поступающего на второй управляющий вход сумматора

8, в последнем открывается основной

О выход, по которому результат вычисления квадратного корня иэ суммы квадратов двух чисел, вычисленный по приближенной формуле (1), поступает на выход устройства.

55 На фиг. 2 изображена временная диаграмма работы устройства в предположении, что суммарное время функционирования блока 5 (квадратор) и блоков 3 и 4 вьщеления максимального и

81

256 поступает на вход делителя блока 6

20 деления, на вход делимого которого поступает величина Ь с выхода квадратора 5. Блок 6 деления вырабатывает величину

bt Ь2

25 d 81 а+ — Ь

256

По сигналу с четвертого выхода ° блока 9, поступающего на второй уп равляющий вход коммутатора 7, в по3р следнем соединяется вторая группа входов с выходами, поэтому величина

a=„«, х1;(уЦ с выхода блока 3 выделения максимального числа, а также

1 1 1

2 32 64 величины — f; — f; — f с выхода блока 6 деления поступают на информационные входы сумматора 8, который в соответствии с формулой (1) вычисляет результат

40 У =(+ f+ + f)

1 1 1 пр 2 32 64

Формула изобретения

Составитель Н. Шелобанова

Редактор Е. Копча Техред JI.Ñåðäþêoâà Корректор Г. Решетник

Заказ 3390/45 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, iK-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

5 132709 минимального чисел (вычисление велимакс 11 xI;1УЦ и Ь мин(! х1 1 Iyff ) не превосходит время срабатывания блока 6 деления, а время суммирования четырех слагаемых в сумматоре 8 не .больше времени возведения в квадрат

Ьмнн f!х11IyI) а блоке 5 (квадраторе).

Временная диаграмма (фиг. 2) работы блока 9 в предлагаемом устройстве 10 составлена в предположении, что Т1= 2Т; Т2=6Т; Т3=9Т; Т4=3Т, где Т— промежуток времени между синхронизи"рующйми сигналами (фиг. 2а); Т1 время вычисления величин а=,„«{I х I; 15

1у1»; Ь=мц„ х1; 1У11 (работа блоков

1-4); Т2 — время вычисления величины

Ь в квадраторе 5; ТЗ вЂ” время деления а двух чисел в блоке 6 деления; Т4— время суммирования четырех слагаемых 20 в сумматоре 8.

На фиг. 2б показана временная диаграмма выработки сигналов В1-В5 соответственно на первом, втором, третьем четвертом H пятом выходах рас пределителя импульсов.

Устройство для извлечения квадрат- 30 ного корня из суммы квадратов, содержащее первый и второй блоки выделения модуля, информационные входы которых являются входами устройства, а уп равляющие входы соединены с выходом 35 первой временной последовательности распределителя импульсов, выход вто7 6 рой последовательности которого соединен с первым управляющим входом коммутатора, блок деления и сумматор, первый выход которого является выходом устройства, о т л и ч а ю щ е е— с я тем, что, с целью повышения быстродействия и точности вычисления, в устройство введены блок выделения максимального числа, блок выделения минимального числа и квадратор, причем выходы первого и второго блоков выделения модуля соединены каждый с входами блока выделения минимального числа и блока выделения максимального числа, выход которого соединен с первыми информационными входами первой и второй групп входов коммутатора, второй, третий и четвертый информационные входы первой группы входов которого подключены к выходу блока выделения минимального числа и входу квадратора, выход которого соединен с входом делимого блока деления, вход делителя и выход которого соединены соответственно с вторым выходом сум" матора и вторым, третьим и четверрым информационными входами второй группы входов коммутатбра, первый, второй, третий и четвертый выходы которого подключены к соответствующим информационным входам сумматора„ первый и второй управляющие входы которого и второй управляющий вход коммутатора соединены соответственно с выходами третьей, пятой и четвертой временных последовательностей распределителя импульсов.