Запоминающее устройство с автономным контролем

 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам. Целью изобретения является повьшение достоверности контроля устройства. Устройство содержит блоки - naMHTVL с адресными входами 2, входами записи 3 и чтения 4, информационными входами 5 и выходами 6, входами 7 и выходами 8 контрольных разрядов, три блока 9-11 формирователей четности, формирователи 12-14 контрольного слова, три блока 15-17 сравнения, блок 18 элементов ИЛИ, дешифратор 19, блок 20 обнаружения ошибок, два блока 21, 22 элементов И и блок 23 коррекции ошибок. Блок 20 содержит пять элементов ИЛИ 28-32, три элемента И 33-35 и два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 36, 37. Дешифратор 19 выполнен из схем 38-45 сравнения. Порядок соединения входов 5 с входами блоков 9-11 и выходов 6 с входами формирователей 12-14 определяется Н-матрицей применяемого .кода. Формирователи в.блоках 9-14 построены по параллельно-последовательной схеме из сумматоров по модулю два. При записи в блоках 9-11 формируются сигналы четности, которые i (Л Фиг. со ю ел ел

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСГ1УБЛИН (gg 4 G ll С 29/00!

ЯР у .

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21). 4018745/24-24 (22) 10.02.86 (46) 23.07.87. Бюл. У 27 (72) С.В.Корженевский (53) 681.327(088.8) (56) Авторское свидетельство СССР

У 1115107, кл. G ll С 29/00, 1982.

Авторское свидетельство СССР

Р 1262576, кл. G 11 С 29/00, 1985. (54) ЗАПОМИНА10ЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ (57) Изобретение относится к вычислительной технике, в частности к запоминаюшим устройствам. Целью изобретения является повышение достоверности контроля устройства. Устройство содержит блоки 1„-1 памяти с адресными входами 2, входами записи 3 и чтения 4, информационными входами

5 и выходами 6, входами 7 и выхода„„Я0„„1325570 А1 ми 8 контрольных разрядов, три бло- ка 9-11 формирователей четности, формирователи 12-14 контрольного слова, три блока 15-17 сравнения, блок 18 элементов ИЛИ, дешифратор 19, блок

20 обнаружения ошибок, два блока 21, 22 элементов И и блок 23 коррекции ошибок. Блок 20 содержит пять элементов ИЛИ 28-32, три элемента И 33-35 и два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 36, 37. Дешифратор 19 выполнен из схем

38-45 сравнения. Порядок соединения входов 5 с входами блоков 9-11 и выходов 6 с входами формирователей 12-.14 определяется Н-матрицей применяемого .кода. Формирователи в.блоках 9-14 построены по параллельно-последовательной схеме из сумматоров по модулю два. При записи в блоках 9-11 формируются сигналы четности, которые

1325570 записываются в контрольные разряды блоков 1 -l памяти. При чтении ана11 2о логично формируются сигналы контрольного слова в формирователях 12-14, которые сравниваются в блоках 15-17 с сигналами четности, считанными из контрольных разрядов блоков 1,„-1 памяти. Дешифратор 19 определяет номер отказавшего блока памяти. В устройстве исправляются в одном блоке

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, Цель изобретения — повышение достоверности контроля устройства.

На фиг. 1 представлена функциональная схема предлагаемого устройства; на фиг. 2 — функциональная схема блока обнаружения ошибок; на фиг. 3 — функциональная схема дешифратора; на фиг. 4 — Н-матрица используемого корректирующего кода.

Устройство содержит (фиг. 1) блоки 1„ -1 памяти с адресными входами

2, входами 3 записи, входами 4 чтения информационными входами 5 и выходами

6, входами 7 и выходами 8 контрольных разрядов, блоки 9-11 формирователей четности с первого по третий, формирователи 12-14 контрольного слова с первого по третий, блоки 15-17 поразрядного сравнения с первого по третий блок 18 элементов ИЛИ, дешифратор 19, блок 20 обнаружения ошибок, первый

21 и второй 22 блоки эпементов И и блок 23 коррекции ошибок. Кроме того, обозначены (фиг. 1) информационные выходы 24 и контрольные выходы 25-27 устройства.

Блок 20 обнаружения ошибок (фиг.2) содержит элементы ИЛИ 28-32 с первого по пятый, элементы И 33-35 с первого по третий, первый Зб и второй

37 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ.

Дешифратор 19 содержит (фиг. 3) блоки 38-54 сравнения с первого по восьмой. На фиг. 4 обозначены сигналы четности С -С„ на выходах блоков

9-11 и сигналы К -Kä на выходах формирователей 12-14, информационные разряды I„-Т блоков 1.,-1„ и контпамяти все пакетные ошибки с разрядностью, равной или меньшей разрядности блока памяти. В блоке 20 формируется на выходе 25 сигнал одиночной ошибки, на выходе 26 — сигнал двойной пакетной ошибки в информационных разрядах блоков 11 -1, а на выходе 27— сигнал ошибки в контрольных разрядах блоков 1„-1,памяти. 1 з.п. ф-лы, 4 ил, 1 табл.

2 рольные разряды Х -I блоков 1,-1, памяти для примера, когда каждый из двадцати блоков памяти предназначен для хранения четырех разрядов слова.

Порядок соединения входов 5 с входами блоков 9-11 а также выходов 6 с входами формирователей 12-14 определяется Н-матрицей (фиг. 4).

Формирователи четности в блоках

l0 9-11 и формирователи 12-14 контрольного слова построены по параллельнопоследовательной схеме из сумматоров по модулю два, Устройство работает следующим, 15 образом.

Рассмотрим работу устройства для примера, когда каждый из блоков 1, -1 памяти предназначен для хранения четырех разрядов слова. Информационные

20 блоки 1 -1 памяти разделены на две группы по восемь блоков 1„-1 и 1>-1, При записи коды чисел по входам 5 (фиг. 1) поступают на входы блоков

1„ -1, и на входы блоков 9-11 ° Формиg5 рование сигналов четности С„- С в формирователе 9, С <-С в формирователе

10 и С -С1 в формирователе ll происходит в соответствии с Н-матрицей кода (фиг. 4), которая указывает

3р последовательность получения сигналов четности С,-C„ в режиме записи и определяет значения сигналов К„К контрольного слова в режиме счи с тывания. Например, значение сигнала

С 9(К ) равно сумме по модулю два значений информационных разрядов ), 16, 23, 30, 33, 48, 55, 62. При считывании информационные разряды чисел из блоков 1„ -1 поступают на входы

40 блОка 23 и на входы фОрмирОвателей

12-14. Формирователь 12 формирует

1325570 сигналы К -К б формирователь 14 фор мирует сигналы К -К8, а формирователь 13 - сигналы К -К . Сформированные контрольные сигналы поступают на блоки 15-17, где производится сравнение их с соответствующими сигналами четности, считанными из блоков 1 -1 памяти. В блоке 15 сравниgo ваются сигналы С,-С+ и К„-К, и формируются на выходе сигналы сравнения 10 (несравнения) S„ -S+. В блоке 17 сравниваются сигналы СБ С8 и К1 К8 и формируются сигналы сравнейия (несравнения) Б -Ss В блоке 18 элементов ИЛИ производится поразрядное ло- 15 гическое объединение сигналов сравнения (несравнения) S,-$4 S -Б, объединенные сигналы S $4 с выхода блока 18 поступают на входы дешифратора 19, в котором производится оп- 20 ределение номера одного из восьми блокОВ 1 .-1 или 19-11, в кОтОрОм

1ь произошла ошибка.

В какой группе находится отказавший блок 1 памяти, определяется по 25 значению сигналов S --S . Если не равны нулю сигналы S -S, то отказавший блок в группе блоков 1„ -1, а если

S --S, то отказавший блок в группе блоков 1 -1. 30

16

Определение номера отказавшего блока 1 памяти осуществляется следующим образом. Каждый из блоков 38-45 дешифратора 19 (фиг. 3) производит ( сравнение четырех сигналов $1-$4 с 35 различными комбинациями по четыре из сигналов S -$14. При совпадении соответствующих сигналов сформируется сигнал совпадения, соответствующий отказавшему блоку 1 памяти. Пусть, 40 например, возникла ошибка в блоке памяти, которому соответствуют разряды Х -Х, . Предположим, что ошибка произошла во всех четырех разрядах

I>-I . Дпя определенности примем, 45 что все сигналы четности С,-С1, записанные в контрольных разрядах Х—

Х,, равны нулю. Тогда в соответствии с Н-матрицей кода формирователи 1214 формируют следующие сигналы конт- 5 рольного слова: К =К =К.=К =1; К =

2 3 Ф

=К =К =K =0 К =Î К =1 K =1 .К 1

7 S 3 10 . 11-й "Ц-fr

=.0 ° В блоках 15-17 эти сигналы сравниваются с сигналами С, -С1 и в результате получаются следующие значения. 55 сигналов сравнения (несравнения)

814 † Бу =О; Бр=О $ш=1 $11 1=1

$11=0. На выходах блока 18 сигналы

Б1 =1. В блоке 40 производится срав,4 нение сигналов $1 и Б $2 и $14у $3

1 I б

1o и $1, Б н $1ъ Значения этих сигн лов

1 в в рассматриваемом примере совпадают и на выходе блока 40 формируется сигнал, указывающий, что ошибка про изошла в блоке 1 памяти. Этот сигнал поступает на входы элементов И

21, 22, соответствующих разрядам блока 1> памяти. На другие входы этих же элементов И 21, 22 поступают сигналы S -$4 и сигнал ошибки с выхода

25 блока 20, т.е. на их входах присутствуют по три единичных сигнала.

С выходов этих элементов И 21 единичные сигналы поступают на соответствующие входы блока 23, в котором производится сложение этих сигналов с информационными сигналами разрядов

I --I и таким образом производится их исправление. Аналогично исправляется информация в любой из пятнадцати комбинаций отказавших разрядов в пределах одного блока 1 памяти. При возникновении ошибки в любой другом блоке 1 памяти дешифратор 19 формирует номер отказавшего блока 1 и коррекция производится аналогичным образом.

Таким образом, в устройстве исправляются в одном блоке 1 памяти все пакетные ошибки с разрядностью, равной или меньшей разрядности блоков 1„ -1, памяч 11.

В зависимости от значений сигналов S u S и сигналов с выходов дешифратора 19 возможны следующие ситуации, представленные в таблице.

Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 36 (фиг.2) реализует контроль по числу сигналов совпадений с выходов дешифратора 19 на наличие одиночной пакетной ошибки.

При возникновении двойной пакетной ошибки совпадений либо не будет совсем, либо их будет больше, чем одно, поэтому элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 36 в этом случае формирует нулевой сигнал. В соответствии с ситуациями, представленными в таблице, элементы

И 33-35 и элементы ИЛИ 30 и 32 реализуют контроль на наличие двойных пакетных ошибок, Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 37 реализует контроль на наличие пакетной ошибки в контрольных разрядах блоков

111 12в пам

При отсутствии ошибок сигналы S —1

$„ равны нулю, сигналы коррекции также равны нулю и информационные сигна5 132557 лы на выход блока 23 выдаются без из менения. формула и з о б р е т е н и я

1, Запоминающее устройство с ав- 5 тономным контролем, содержащее блоки памяти, два блока формирователей четности, блок коррекции ошибок, два блока поразрядного сравнения, два формирователя контрольного слова, блок обнаружения ошибок и первый блок элементов И, причем информационные входы блоков памяти соецинены с входами первого и второго блок .в формирователей четности, выходы которых подключены к входам KDHTpoJIbHblx разрядов первой и второй групп блоков памяти, выходы контрольных разрядов первой и второй групп которых подключены соответственно к одним из входов перво-20 го и второго блоков поразрядного сравнения, другие входы которых соединены соответственно с выходами первого и второго формирователей контроль ного слова, входы которых подключены к информационным выходам блоков памяти и входам первой группы блока коррекции ошибок, входы второй группы которого соединены с выходами перво: го блока элементов И, первые входы 30 которых подключены к выхоцам первого блока поразрядного сра знения и входам первой группы блока обнаружения ошибок, входы второй группы и один из выходов которого соединены соответст- 35 венно с выходами второго блока поразрядного сравнения и с вторыми входами первого блока элементов И, выходы блока обнаружения ошибок являются контрольными выходами устройства, инфор- 49 мационными выходами и )зходами которого являются выходы блока коррекции ошибок и информационные входы блоков памяти, адресные входы,, входы записи и чтения которого являются адресными и управляющими входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в устройство введены третий блок поразрядного сравнения, третий gp формирователь контрольного слова, блок элементов ИЛИ, второй блок элементов И, дешифратор и третий блок формирователей четности, входы и выходы которого подключены соответственно к информационным входам и к входам контрольных разрядов третьей группы блоков памяти, выходы контрольных разрядов третьей группы и ино б формационные выходы которых соединены соответственно с одним из входов третьего блока поразрядного сравнения и с входами третьего формирователя контрольного слова, выходы которого подключены к другим входам третьего блока поразрядного сравнения, выходы которого соединены с входами третьей группы блока обнаружения ошибок, первыми входами второго олока элементов И и первыми входами блока элементов ИЛИ, вторые входы и выходы которых подключены соответственно к выходам первого блока поразрядного сравнения и к одним из входов дешифратора, другие входы и выходы которого соединены соответственно с выходами второго блока поразрядного сравнения, с входами четвертой группы блока обнаружения ошибок, третьими входами первого блока элементов И и вторыми входами второго блока эпементов И, третьи входы которого подключены к одному из выходов блока обнаружения ошибок, а выходы второго блока элементов И вЂ” к входам третьей группы блока коррекции.

2. Устройство по и, 1, о т л ич а ю щ е е с я тем, что блок обнаружения ошибок содержит пять элементов ИЛИ, три элемента И и два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, причем выход первого элемента ИЛИ соединен с первыми входами первого элемента И, третьего элемента ИЛИ и второго элемента ИСКЛ1ОЧА1ОЩЕЕ ИЛИ, второй вход которого подключен к выходу второго элемента ИЛИ и прямому входу третьего элемента И, инверсный вход которого соединен с 1зыходом третьего элемента ИЛИ и прямым входом второго элемента И, первый и второй инверсные входы которого подключены соответственно к выходам первого и второго элементов ИСКДОЧАЮЩЕЕ ИЛИ, выход четвертого элемента И соединен с третьим входом второго элемента HCKJlNЧАЮЩЕЕ ИЛИ, вторыми входами третьего элемента ИЛИ и первого элемента И„ выход которого подключен к первому входу пятого элемента ИЛИ, второй и третий входы которого соединены соответственно с выходами второго и третьего элементов И, входы первого, второго и четвертого элементов ИЛИ являются соответственно группами с первой по третью входов блока, входы и выход первого элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ являются четвертой группой вхо1325570

Значения сигналов

Тип ошибки на выходах

0

0

0 0 То же

0 То же

0

0

0 О

0 дов и одним иэ выходов блока, другими выходами которого являются выхона выходах элементов

ИЛИ 31 ИЛИ 28 ИЛИ 29 ИСКЛЮЧАЮП1ЕЕ ИЛИ

36 ды пятого элемента ИЛИ и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.

0 0 Ошибок нет

0 0 Одиночная пакетная ошибка

1 0 Двойная пакетная ошибка

1 Двойная пакетная ошибка или ошибка в контрольных разряд Тр

0 О 1 Ошибка в контрольных раэрядах I t-;I ц

0 1 Ошибка в контрольных разрядах ? -Т

13255?0

1325570

2 Ф б 4 Ю lZ Ъ Ъ Ъ 29 22 221 29 Ъ Ъ 4 2 И,У4 38 Ю

Составитель Т.Зайцева

Редактор Н.Тупица ТехредА. Кравчук

Корректор Г.Решетник

Заказ 3116/49

Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4

С1 Kt

С2 К2

С4 К9

С4 К б KJ

С4 Kg

1, С® Kg

СЕ К9

С 4 К®

CTt КИ

С12 К 2

el3 Kl3

Суо К

С5 KlS

ere К®

Ъуу Эгд 4у4 kg 49 ЗУ 353 РЯ 47 З9 ЗИ бЭ бб 47 Ъ 11 F8 7 42 Ъ А б А В 4Р Ъг ЗЕ Зб 4 э ЪЕ Ъ бе Аб Ъ ж Ъ Ъ а т АЮ

Фиа4