Устройство для имитации неисправностей

 

Изобретение относится к вычислительной технике и может быть испольfZ зовано для проверки отказоустойчивости комплексов программ. Цель изобретения - повьшение быстродействия устройства. Устройство содержит первый 1, второй 2 и третий 3 элементы ИЛИ, регистры 4, 10, 11 и 19, блок 6 памяти, счетчики 7 и 18, блоки сравнения 13 и 14, элементы И 15, 20, 21, 26, формирователь 22 импульсов, распределитель 23 импульсов. Данное изобретение позволяет сократить время проверки отказоустойчивости функционирования программ за счет аппаратноного формирования порядкового номера команды. 2 ил. (Л со со со

СОЮЗ СОВЕТСНИХ

СООИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) Щ) А1

58 4 С 06 F 11 26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ,13

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4054668/24-24 (22) 16.04.86 (46) 15.09.87. Бюл. й- 34 (72) Н.И.Лыско, А,И.Ляхов, С,Л,Улыбин и В.В.Разумов (53) 681.3 (088.8) (56) Авторское свидетельство СССР

11> 1164715> кл. G 06 F 11/26> 1984, Авторское свидетельство СССР

Р 1016787, кл. G 06 F 11/26, 1982. (54) УСТРОЙСТВО ДЛЯ ИМИТАЦИИ НЕИСПРАВНОСТЕЙ (57) Изобретение относится к вычислительной технике и может быть использовано для проверки отказоустойчивости комплексов программ, Цель изобретения — повьппение быстродействия устройства ° Устройство содержит первый 1, второй 2 и третий 3 элементы

KIH. регистры 4, 10, 11 и 19, блок 6 памяти, счетчики 7 и 18 блоки сравнения 13 и 14, элементы И 15, 20, 21, 26, формирователь 22 импульсов, распределитель 23 импульсов, Данное изобретение позволяет сократить время проверки отказоустойчивости функционирования программ за счет аппаратноного формирования порядкового номера команды. 2 ил.

1337900

Изобретение относится к вычислительной технике и может быть использовано JIJt Jt проверки отказоустойчивос— ти функционирования комплекса программ.

Цель изобретения - повьппение быс1родейстния устройства.

На фиг. 1 приведена функциональная схема устройства; на фиг ° 2 — временные диа1 раммы его работы.

Устройстно (фиг,1) содержит первый 1, второй 2 и третий 3 элементы

ИЛИ, регистр 4, выход 5 конца работы устройства, блок 6 памяти, счетчик 7, триггеры 8 и 9, регистры 10 и 1! групп вхо>1ов 2 злдл<гия адрегл

H цанllых > 0.1<< . 11 3 и 4 г ран!<ения ..1t-. <О<<с I! 11, рпггер 16, 1

l9, элементы И 20 и 21, формиронлтель

22, распрецелител1 23 импульсot< выход 24 имитации неисправности устройстна ° вход 25 признака имитации неисправности устройства, элемент И 26, II;3 фиг.2 изображены: эпюрл 27 появлен11е проверяемой программы; эпюра 28 — порядок следо1<лнпя команд в

1<ронер11емо<1 программе; эпюря 29 гигH 1 3 I O ИМ И Т:l l 11 t l t Н Е

Временная диа! раммл (фиг.2) поясняет ллгоритм формирования сигнала, имит пру ю1пе! О itot 1tc

Ilрямой нл рлнныг члcòè, I,е. нл тлкой алгори гм, при котором в первом цикле деления находится середина от-!

)Г .3кл > 130 1<тОром 11! pBая полОнин;1

O 1 !3 t . 3 1> 1; 1 Е . И C ri! 1! О П О Л Л М > Н P <.. I t > C I I втор!3я и тлк д;<лее.

Сигнл;1,:гн! i <1руппций неисправность, формируется 11ри каждом г<-м выполнении нычис:1ите:<ьной системой испытываемой програ.<мы, !<есто н испытываемой программе, на котором формируется сигнал, имитирующий неисправность, определяется следующим образом, При п<-м выполнении испытынаемой программы сигнал формируется при выполнении и-й команды этой про1 раммы, где 2п — порядковый номер последней команды программы, При 2m-м выполнении программы сигнал формируется при выполнении 1/2 п-й команды.

При 3m-м выполнении программы сигнал формируется при выполнении 3/2 и-й команды и так до тех пор, пока сигнал не формируется при выполнении каждой команды программы. Таким образом, последний сигнал формируется при

2nm-M выполнении испытынаемой программы.

Устройство для имитации неиспранностей обеспечивает аппаратную реализацию алгоритма формирования сигнала, 10 имитирующего неиспрлнность.

Регистр 4 предназначен для хранения числа п, определяющего дискретность формирования сигнала, имитирующего неисправность, и изменения его

15 путем сдвига в сторону младших разрядон. Нл выходе регистра 4, являюще— гося ныходом 5 устройгтнл, 1!Оянляется ел<ьнич<п и ги<нлл после того, как формируетгя 1<еигпрлвность ня всех Ко

2ц млндах ис<1ыпtHat=ttott ирод ряммы.

Блок 6 11!Зм1!Тп имеет 2 бит, i o ячейки адресуются к-рлзрядной констлптой процессора, Он предназначен

ДЛЯ фИК C ЛЦИИ ф lê Ò>1 фОPI IÈPÎ1< 1111ИЯ С ИГ

25 Н;1.<л, имитируюп!е1 о неисправность, при

u»i! io. !!le Hit H как О 1-:1ибо 1, Омлнды . При этом н ячейку блока б пл".<яти, адре—

cуемую адрегo>l ко<<лиды, при выполнении которой нырлботллгя сигнал, ими30 тпрующий нс ис прл<««с ть, 3лпигьп3ается "1".

Счетчик 7 преднл

1<еряемой п11огрл!м<-.1 li,l 1<ыходе <то1 o счетчика появляется гдиничн1111 сигнал, УcтрОЙcTi<0 работает OJ1едpюш11>1 об

4р разом °

В исходном состоянии (пепи установки узлов устройс 1<а в исходное сос гояние не !!оказаны) все ячейки блока 6 памяти, счетчик 7 и тригге45 ры 8, 9, 16 установлены н "0". На регистрах 10 и 11 устанянли1<лются первый и последний адрес программы или комплекса прогрлм 1, проверяемых на откаэоус гойчивость, На регистре 4

5р и счетчике 18 устанав:швается код п = 100...0.

Цри работе ЭИ1 на группу нходон

12 поступают из 3811 как адреса яче— ек памяти, так и данные, записынае— мые или считываемые иэ этих ячеек, Эта информация поступает на первые группы входов блоков 13 и 14 сравнения. Вторые 1 руппы входов блоков

13 и 14 сравнения соедгиlены с ныхо;3 1ЗЗ дами регис трон 10 и 11 соответственно. На выходе блока 13 сравнения присуrcòíóåò единичный потенциал только в случае, если информация, приходящая на его первую группу входов, больше адреса, набранного на регистре 10.

На выходе блока 14 сравнения присутствует единичный потенциал только в том случае, если информация, приходящая на его первую группу входов, меньше адреса, набранного на регистре 11.

Выходы блоков 13 и 14 сравнения соединены соответственно с первым и вторым входами элемента И 15, выход которого соединен с информационным входом триггера 16. На синхровход триггера 16 приходит единичный сигнал признака "команда" с входа 17 устройства, который появляется, когда на группу входов 12 устройства поступает адрес команды, Этот сигнал записывает на триггер 16 информацию с выхода элемента И 15. Кроме того, данный сиг нал поступает на вход записи регистра 19 и записьгвает на него адрес команды, который приходит с группы входов 12 на информационный вход регист ра 19. С прямого выхода триггера 16 единичный сигнал поступает на счетный вход счетчика 7, При тч-м попадании в зону адресов проверяемой программы на выходе счетчика 7 появляется сигнал ° Этот сигнал поступает на единичный вход триггера 8 и устанавливает его в единич«ое состояние, Таким образом, обеспечивается работа устройства при каждом m-м попадании в зону программ, проверяемых на отказоустойчивость, Вне этой зоны работа устройства блокируется нулевым потенциалом с прямого выхода триггера 8, который поступает на первые входы элементов И 20 и 21. Нулевой потенциал с выходов этих элементов блокирует работу счетчика 18 и формирователя 22 импульсов.

Таким образом, при каждом m-м выполнении процессором программы, начальный и конечный адреса которой установлены на регистрах 10 и 11, на прямом выходе триггера 8 появляется единичный потенциал, Этот потенциал разрешает прохождение сигнала с выхода 17 устройства через элемент

И 20 на вычитающий вход счетчика 18, Ири обнулении счетчика 18, т.е. при выполнении процессором и-й команды, 7900

H;l выходе счетчика цоянпяt T(я сиlнал, который подается на вход запуска

1 распределителя. Сигнал е перво г выхода распределителя 23 нос тупа. т на вход считывания блока 6 памяти. По адресу, приходящему в этот момент на адресные входы блока 6 памяти с выхода регистра 19, считывается "1", поскольку блок памяти перед началом работы обнулен.

Единичный сигнал с выхода блока 6 памяти поступает на второй вход элемента И 21. На первом входе элемента И 21 присутствует c,äèíè÷íûé потенциал с прямого выхода триггера 8.

Поэтому на выходе элемента И. 21 появляется единичный сигнал. Этот сигнал поступает на вход формирователя

22 импульсов. На выходе формирователя 22 появится сигнал, имитирующий неисправность, который поступает на выход 24 устройства. С выхода элемента И 21 сигнал через элемент 1 обнуляет триггер 8.

Сигнал с второго выхода распределителя 23 поступает на вход записи блока 6 памяти. При этом в ранее считанную ячейку блока 6 памяти записывается "1", приходящая с входа 25 устройства на информационный вход блока 6 памяти °

Сигнал с третье го вьгхода распределителя 23 приходит на первый вход элемента ИЛИ 3, сигнал с выхода которого поступает на вход записи счетчика 18 и записывает в него информацию, приходящую на его информационный вход с выхода регистра 4.

Сдвиг регистра 4, т.е. уменьшение дискретности формирования сигнала, имитирующего неисправность, производится в том случае, когда за время

m Io выполнения проверяемой программы не вырабатывается ни один сигнал, имитирующий неисправнос гь. Это осуществляется следующим образом, При каждом m-м включении проверяемой программы на прямом выходе триггера

8 появляется единичный гготенциал, передний фронт которого, поступая на единичный вход триггера 9, устанав— ливает его в единичное состояние.

Единичный потенциал с выхода григгера 9 поступает на первый вход элемента И 26. На второй вход эгц мента

И 26 поступает нулевой г отенциал е инверсного выхода триггера 8. Позто1337900

Ф о рм ул а и з о б р е т е н и я 5<1

Устройство для имитации неисправностей, содержащее первый и второй регистры, первый блок сравнения,перный триггер, первый счетчик, первый .лемент И и формирователь импульсов, причем группа разрядных выходов первого регистра соединена с первой группой информационных входов перво55 му на выходе элемента присутствует нулевой потенциал, который не оказывает никакого действия на работу устройства, Если устройство вырабатыва5 ет сигнал, имитирующий неисправность, то единичный сигнал с выхода элемента И 21 - ереэ элемент ИЛИ 2 поступает на нулевой вход триггера 9 и сбрасывает его в нулевое состояние ° При этом нулевой потенциал с выхода триггера 9 блокирует работу элемента

И 26. Если за время выполнения пронеряемой программы не вырабатывается ни один сигнал, имитирующий неисправ- 15 ность, то триггер 9 не сбрасывается, При выходе за пределы проверяемой програм.ьы триггер 16 обнуляется и» его инверсном выходе появляется единичный потенциал, который через 2р элемент ИЛИ 1 поступает на нулевой вход триггера 8, Последний обнуляет я и на его инверсном выходе появляется единичный потенциал, который поступает на второй вход элемента 25

И 26. При этом на выходе элемента

1! 26 появляется единичный сигнал, который поступает на вторые входы элементов 1ПИ 3 и 2 и вход сдвига регистра 4. Передний фронт этого сигна- 3О ла сдвигает содержимое регистра 4 на один разряд в сторону младших разрядов. Единичный сигнал с выхода элемента Ш1И 3 переписывает новое содержимое регистра 4 в счетчик 18, Единичный сигнал с выхода элемента ИЛИ 2 сбрасывает триггер 9.

Б случае необходимости многократной выработки сигнала, имитирующего неисправность при выполнении какой- 4О либо конкретной команды (режим проверки определенного места программы), достаточно на регистр 11 записать адрес, на единицу больший, а на регистр 10, — на единицу меньший, чем 45 адрес этой команды, на вход 25 устройства подать нулевой потенциал и обнулить регистр 4 и счетчик 18 ° гo блока сравнения, прямой выход пс рвого триггера соединен с первым входом первого элемента И, выход которого через формировател» импульсов соединен с выходом имитации HE ècïðàâíîñти устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены третий и четвертый регистры, второй блок сравнения, второй, третий, четверть!й элементы И, первый, второй и третий элементы СПИ, второй и третий триггеры, второй счетчик, распределитель импульсов и блок памяти, причем группа разрядных выходов второго регистра соединена с первой группой информационных входов второго блока сравнения, группа входов задания адреса и данных устройства соединена с вторыми группами информационных входов первого и второго блоков сравнения и с группой информационных входов третьего регистра, вход признака команды устройства соединен с входом записи третьего регистра, группа раз рядных выходов которого соединена с группой адресных входов блока памяти выход "Больше" первого блока сравнения и выход "Меньше" второго блока сравнения соединены соответственно с первым и вторым входами второго эл мента И, выход которого соединен с информационным входом второго тригге ра, прямой и инверсный выходы которо

ro соединены соответственно со счетным входом первого счетчика и с первым входом первого элемента ИЛИ, выход переполнения первого счетчика и выход первого элемента HJIH соедииены соответственно с единичным и нулевым входами первого триггера, прямой выход которого соединен с первым входом третьего элемента И и с единичным входом третьего триггера, прямой выход которого соединен с первым входом четвертого элемента И, инверсный выход первого триггера соединен с вторым входом четвертого элемента И, выход которого соединен с первыми входами второго и третьего элементов HJIH и с входом сдвига четвертого регистра, информационный выход блока памяти соединен с вторым входом первого элемента И, выход которого соединен с нторыми входами первого и второго элементов HJIH, выход которого соедин и с ну:левым Вхо дом третьего триггера, вход признака ства. Риг2

Составитель И. Сигалов

Техред М.Ходанич

Корректор М.Пожо

Редактор И. Касарда

Подписное

Заказ 4133/48 Тираж 672

В))ИИПИ Государственного комитета СССР по делам изобретений и открытий

)!3035, ))осква, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4

133790 команды устройства соединен с синхровходом второго триггера и вторым входом третьего элемента И, выход которого соединен с вычитакщим входом

5 второго счетчика, выход третьего элемента ИЛИ и группа информационных выходов четвертого регистра соединены соответственно с входом записи и группой информационных входов второго счетчика, выход переполнения которого соединен с входом запуска

8 распределителя импульсов, первьп, второй и третий выходы которого соединены соответственно с вторым входом третьего элемента ИЛИ, с входами записи и считывания блока памяти, выход переполнения четвертого регистра и информационный вход блока памяти являются соответственно выходом конца работы устройства и входом признака имитации неисправности устрой