Сумматор-накопитель

 

Изобретение относится к области вычислительной техники, может быть использовано при построении интегральных микросхем цифровой обработки информации. Целью изобретения является повышение быстродействия за счет сокращения длительности дополнительного такта суммирования при реализации параллельной обрабои « (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1 54185 А1 (50 4 0 06 У 7/50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Ф.2

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4054143/24-24 (22) 14.04.86 (46) 23.11.87. Бюл. 9 43 (72) М.В.Алююин, А.В.Алипии, Я.Я.Петричкович и В.А.Максимов (53) 681.325.5(088.8) (56) Карцев М.Л. Арифметика цифровых маиин. — М.: Наука, 1969, с. 179, рис. 2-22Б.

Там же, с. 406, рис. 4-7. (54) СУММАТОР-НАКОПИТЕЛЬ (57) Изобретение относится к области вычислительной техники, может быть использовано при построении интегральных микросхем цифровой обработки информации. Целью изобретения является повьппение быстродействия за счет сокращения длительности дополнительного такта суммирования при реализации параллельной обрабо н кяк первых складываемых операндов очередной группы, так и функций перенося предьд ушей группы операндов, Сумматор-накопитель позволяет обрабатывать операнды, следующие друг зя другом с постоянной тактовой частотой, включая смежные операндь! соседних групп, а также просто реализо-вывать сложение операндов при изменении числа операндов в группах.

Сумматор-накопитель содержит входы

k-разрядных операндов, Н секций, каждая из которых содержит k/2-раэрядный сумматор 2, накопительный регистр 3, выходной регистр 4,триггер 5 переноса, Вторая секция содержит такяе коммутатор 6 и группу элементов И 7. Сумматор-накопитель содержит кроме того, элемент 8 эадеряки, Н триггеров 9, триггер 10 старшего разряда, выходы 11 суммы, выход 12 старп»его разряда суммы, вылод 13 ОкОнчяния суммиравВнияр вхоц 14 управления суммированием группы операндов, тактовый вход ! 5. 1 ил.

Изобретение относится к вычислительной технике, автоматике и, в частности, может использоваться в интег" ральных микросхемах цифровой обработки информации. 5

Цель и з обретения — повьппение 6br страдействия сумматора-накопителя.

Ня чертеже представлена функциональная схема сумматора-накопителя.

Сумматор-накопитель содержит вход !

1 1«-pàçðÿäíûõ Операндов,, Н секций, каждая из которых содержит 1«,."2-разрядный сумматор 2,, накопительный регистр 3,, выходной регис.".р 4, триггер 5 Н.еренаса, вторая секция содержит коммутатор 6 и группу эл;ментов

И 7, элемент B эацеряки,, Н триггеров

9, TpHI ãap 0 старшего разряда„вьп«од

11 суммы, выход 12 стар»пего разряда суммы, Выход 13 окончания суммирава- 20 ния, вход 14 управления суммированием группы операндов, тактовый вход 15.

Сумматор-накопитель работает следую»пи » образом, Ня вход 15 поступают тактовые импульсы, а на вход 14 — управляющий сигнал, наказываю»пий сколько входных операндов надо сложить. Складываемые операндь» А,,А,...,А поступают на входы !.! и 1,?.k/2 разрядов перво:го операнда поступают на входы сумматора 2,! первой секции, где складываются с операндом„ паступивтпим по шинам 16,1 иэ 8 первом такте этот операнд равен нулю 35 (П»ИКЫ УеißÍÎÂÊÈ РЕГИСТРОВ В НЯЧЯЛЬ2 ное состояние "0" не показаны),Результат записывается в накопительнь»й регистр 3.1 и триггер 5.1 перенося по заднему фронту тактового импульса. Аналогичным образом первая секция складывает М Операндов. Результаты сложения сумматора 2.! (Б», Б ...,SI»,) формируются на выходе »7,1 с зядерякай Т вЂ” время формирования суммы. Результат сложения Операнда

A „ aaïHcü»I»aåòcÿ в выходной регистр

4.1 по заднему фронту сигнала с входа 14.

k/2 разрядов операнда А, во второй секции поступают на коммутатор

6, который по управляющему сигналу с выхода 18 передает их ня регистр

3.1. Группа элементов И 7 задает

"0 ня входе сумматора ?.2, который за время I!ервога такта обрабатывает перенос с выхода 19.1 из первой секции от сложения последнего операнда предшествуюшей группы операндов, Входная информация в этом ромеяутке времени (по шинам 16,1 и 19.1)

„2+

P ° Результат суммирования О „ появляется ня выходе 17.2 через вре-мя Т, и записывается в выхаднаи регистр 4.2 по заднему фронту инверсно|о сигнала с выходя 18.

k/2 ра=-рядов второго операнда А пас упают на вхац сумматора . 2, где складываются с разрядами первого операнда А». Результат Б появляет2 ся на выхаде 17.2 и записывается в регистр 3.2 по заднему фронту тякто1354185 вого импульса. Одновременно в триггер 5.2 записывается перенос из второй секции Р

На выходах 11.2 регистра 4,2 ре5 зультат сложения предшествующих чисел появляется с задержкой на один такт Т относительно информации 11.1.

Сумматоры остальных секций складьгвают и накапливают перенос второй секции от сложения М операндов. Аналогичным образом работает последняя секция. Она обрабатывает все переносы от сложения M предыдущих операндов за Н-1 такт. Окончательная сумг" Н ма S и перенос P секции появляютм ся на выходах 11.Н и 12 с задержкой на Н-1 такт. Триггер 9.1 реализует счетный режим работы и формирует сигнал на выходе 18. Введенные триггеры 9.2,...,9.Н-l соединены последовательно и реализуют задержку на один такт каждый сигнала с выхода 18.

Элемент 8 задержки гарантирует запись информации в триггер 9.1 по тактовому сигналу с входа 15. Реально величина задержки линии выбирается исходя из условия 2-5Т, где Т, быстродействие триггера.

Одновременно с появлением информации на выходах ll,Í и 12 появляется сигнал на выходе 13, что свидетельствует о завершении сложения М операндов.

Предлагаемое устройство позволяет совместить обработку каждой группы операндов и суммирование переносов от предыдущей группы, т.е. сократить длительность дополнительного такта суммирования до Т/2.

Формула изобретения

Сумматор-накопитель, содержащий

Н секций, каждая из которых содержит k/2-разрядный сумматор, где kразрядность суммируемых операндов, накопительный регистр, триггер переноса и выходной регистр, причем выходы накопительного регистра соединены с первыми входами сумматора, а выходы сумматора соединены с входами выходного регистра, в каждой секции, кроме второй, выходы сумматора соединены с входами накопительного регистра, вторые входы сумматора первой секции соединены с младшими

k/2 разрядами входа сумматора-накопителя, выход переноса сумматора каждой секции соединен с D-входом соответствующего триггера переноса, выход которого соединен с входом переноса последующей группы, тактовые входы накопительных регистров соединены с тактовыми входами триггеров переноса и подключены к тактовому входу сумматора-накопителя, тактовый вход выходного регистра первой секции соединен с входом управления суммированием группы операндов сумматора-накопителя, выходы выходных регистров секций соединены с соответствующими разрядами выхода суммь1 сумматора-накопителя, о т л ич а ю шийся тем, что, с целью повышения быстродействия, он дополнительно содержит коммутатор, Н триггеров и группу элементов И и элемент задержки, причем D-вход первого триггера соединен с входом управления

I суммированием группы операндов, а тактовый вход соединен с тактовыми входами триггеров с второго по (М-1)-й и через элемент задержки подключен к тактовому входу сумматоранакопителя, прямой выход первого триггера соединен с адресным входом коммутатора и с первыми входами элементов И группы, вторые входы которых соединены соответственно с k/2 старшими разрядами входа сумматоранакопителя и подключены к соответствующим информационным входам первой группы коммутатора, информационные входы второй группы которого соединены с выходами сумматора-накопителя второй секции, выходы коммутатора подключены к входам накопительного регистра второй секции, выходы элементов И группы соединены с вторыми входами сумматора второй секции, прямой выход каждого 1 -го триггера, где х1,..... .,H-2, соединен с D-входом (i+1)-го триггера, прямой выход (Н-1)-ro триггера соединен с выходом окончания суммирования сумматора-накопителя, инверсные выходы триггеров с первого по (Н-1)-й. соединены с тактовыми входами выходных регистров секций соответственно с второй по

Н-ю, выход переноса сумматора Н-й секции соединен с D-входом Н-ro триггера, тактовый вход которого подключен к инверсному выходу (Н-1)-ro триггера, а выход является выходом старшего разряда суммы сумматора-накопителя °