Логический анализатор

 

Изобретение относится к вычислительной технике и может быть использовано при наладке сложных цифровых устройств. Целью изобретения является повьппение эффективности использования оборудования. Отличительной особенностью логического анализатора является то, что он обеспечивает регистрацию входных сигналов не по каждому тактовому импульсу, а лишь по тем тактам, во время которых происходит изменение сигнала хотя бы на одном информационном входе, что позволяет значительно повысить глубину регистрации. При этом отсчеты времени , определяющие такты, на которых происходило изменение информационных сигналов, запоминаются в том же блоке памяти, что и сами слова состояний , что повышает эффективность ис пользования оборудования. ф-лы, 3 ил. 1 з.п.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU„„138) 512 A1 (51) 4 G 06 F 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4047110/24-24 (22) 31.03.86 (46) 15.03.88. Бюл. ¹ 10 (72) Е.М.йлиомович (53) 681,3(088.8) (56) Electronic Design, 1982, Sept.

30, р. 133-139.

Патент ЕПН № 0094976А1, кл. G Ol R 31/28, опублик. 1983. (54) ЛОГИЧЕСКИЙ АНАЛИЗАТОР (57) Изобретение относится к вычислительной технике и может быть использовано при наладке сложных цифровых устройств. Целью изобретения является повышение эффективности исполвзования оборудования. Отличительной особенностью логического анализатора является то, что он обеспечивает регистрацию входных сигналов не по каждому тактовому импульсу, а лишь по тем тактам, во время которых происходит изменение сигнала хотя бы на одном информационном входе, что позволяет значительно повысить глубину регистрации. При этом отсчеты времени, определяющие такты, на которых происходило изменение информационных сигналов, запоминаются в том же блоке памяти, что и сами слова состояний, что повышает эффективность ис" пользования оборудования. 1 s.n. ф-лы, 3 ил.

1381512

Изобретение относится к вычислительной технике и может быть испольэовано в составе приставок-адаптеров к логическим анализаторам либо в качестве независимого логического ана5 лизатора временних диаграмм при наладке сложных цифровых устройств и систем.

Целью изобретения является повыше--!

О ние эффективности исполЬзования оборудования.

На фиг.l представлена функциональная схема предлагаемого анализатора; на фиг.2 — принципиальная схема формирователя управляющих сигналов; на фиг,3 — временные диаграммы сигналон, поясняющие работу анализатора.

Погический анализатор содержит группу информационных входов 1.1-!.И, 20 тактовый генератор 2, элемент 3 задержки, N групп 4.1 4.М по дна последовательно соединенных D-триггера, коммутатор 5, блок 6 сравнения, формирователь 7 управляющих сигналов, первый элемент И-НЕ 8, счетчик 9 тактов, второй и третий элементи И-НЕ

10, Il элемент НЕ 12. Позициями 1317 обозначены входы и выходы блока

6 сравнения и формирователя 7 управляющих сигналов, 18 — группа информационных выходов анализатора. 19 дополнительный информационный выход анализатора, 20 — тактовый выход анализатора. На фиг,l показаны также запоминающее устройство и адресный счетчик внешнего регистратора (при работе логического анализатора н качестне приставки-адаптера).

При работе в качестве независимого логического анализатора эти узлы являются его составной частью, Формирователь 7 управляющих сигналов (фиг.2) содержит два D-триггера 21, 22, элемент НЕ 23 и два элемента И-НЕ 24, 25.

Анализатор работает следующим образом.

По первой цепи тактиронания импульсы генератора 2 через элемент 3 задержки подаются на синхровходы первых В-триггеров группы 4 всех каналов регистрации. В моменты поступления эти импульсы обеспечивают запись в первые D-триггеры групп 4.1-4.N текущих состояний сигналов на информационных входах 1 анализатора.

Элемент 3 задержки обеспечивает выравнивание задержек тактовых импульсов, подаваемых на D-триггеры по первой и второй цепям тактирования.

По второй цепи тактиронания импульсы тактового генератора 2 через элементы И-НЕ 8 и 10 поступают на тактиронание вторых 1)-триггеров групп

4,1-4,N и коммутатора 5 с памятьв каналов регистрации ° Однако прохождение тактовых импульсов пр этой цепи возможно только в том случае, если на второй вход элемента И-HE 8 подан положительний уровень по цепи 17 с выхода формирователя 7. Если при этом управляющий сигнал формирователя 7, поступавший по цепи lЬ (положительный уровень) через элемент И-НЕ

1! на выбор направления работы коммутатора 5, разрешает ввод данных с первой группы входов, которые подключены к выходам соответствующих Птриггеров, то последовательно включенные одноименные D-триггеры и соответствующий канал коммутатора 5 с памятьв будут работать как единые канальные регистры сднига.

По тактовым импульсам Tl (фиг,3a) поступавщие на входи 1 сигналы (фиг.Зб) записинавтся сначала в первый разряд регистра (Тг 1, фиг.Зв), затем по тактоним импульсам Т2 последовательно переписываются н D-триггер Tr 2 (фиг.3r), в память коммутатора

5 (фиг.Зж) и с ниходов коммутатора

5 поступают на информационные выходы анализатора. Одновременно тактовый импульс Т2 с выхода элемента И-НЕ ,l0 через элемент НЕ 12 подается на тактовый ниход анализатора.

По инвертированному импульсу

Т2 данные с выходов коммутатора 5 записываются в запоминающее устройство внешнего регистратора, а задний (положительний) фронт этого импульса обеспечивает приращение содержимого адресного счетчика внешнего регистратора, формируя тем самым адрес новой ячейки для записи следующего слова состояния.

Такой режим устанавливается и поддерживается, пока меняются состояния сигналов на входах 1 анализатора.

Отслеживание изменений состояний сигналов на входах 1 всех каналов регистрации производится блоком 6 сравнения, н которой для каждого канала обеспечивается сравнение состояния вновь воспринятого входного сигнала на выходе 1)-триггера Tr 1 с сос1381512 тоянием того же сигнала на выходе

D-триггера Тг 2, воспринятого н предыдущем такте регистрации.

На выходе блока 6 устанавливается положительный уровень, если хотя бы

5 по одному иэ каналов регистрации произошло изменение состояния входного сигнала. Если хе по очередному тактовому импульсу Т1 ни один иэ входных сигналов не изменил своего состояния, на выходе блока 6 сравнения устананливается нулевой уровень, Тот или иной уровень на выходе блока 6 устанавливается на целый период тактовой частоты и затем сохраняется на следующий период или меняется в зависимости от результатов сравнения вновь поступивших сигналов с принятыми оди, ним тактом ранее (см, фиг.Зд).

Выходной сигнал блока 6 сравнения по цепи 13 подается на вход формирователя 7 управляющих сигналов, который по цепи 14 синхронизируется тактовыми импульсами Tl генератора 2.

Формирователь 7 управляющих сигналов представляет собой формирователь однократного импульса, с которого снимаются дополнительные сигналы упранления анализатором. Однократный импульс формируется по положительному фронту входного сигнала, причем для лучшего согласования временных характеристик управляющих и информационных сигналов схемы тактирование формирователя 7 производится со сдвигом З5 по фазе относительно основной серии импульсов Tl. Этот сдвиг обеспечивается включением элемента НЕ 23 в цепь тактиронания триггеров 21 и 22 формирователя 7 (фиг.Зи, такт ТФ), 4О

С формирователя 7 снимаются следующие управляющие сигналы.

По цели 15 снимается выходной сиг45 нал первого триггера 21 схемы одно кратности, который с учетом сдвига по тактиронанию повторяет входной сигнал формирователя 7 (ныходной сигнал блока 6 сравнения, фиг.Зд, к), Этот сигнал подается на нход разре50 шения счетчика 9. Положительный уровень этого сигнала устанавливает счетчик 9 и исходное состояние (нулевое или единичное в зависимости от условий восстановления формы времен55 ных диаграмм) и запрещает счет тактовых импульсов Tl которые постоянно подаются на счетчик. Отрицательный уровень этого сигнала разрешает счет тактовых импульсов Tl.

По цепи 16 снимается однократный сигнал длительностью в один период тактовой частоты, который формируется по положительному фронту входного сигнала формирователя 7 (фиг.3M).

Соответствующее изменение выходного сигнала блока 6 указывает на то, что период неизменяемых состояний входных сигналов анализатора, который характеризуется нулевым уровнем на выходе блока 6, закончился и что, по крайней мере, один иэ них изменил сное состояние. Этот сигнал через элемент И-НЕ 11 подается на управление коммутатором 5 и переключает ввод данных в память коммутатора с первых входон, которые связаны с выходами D-триггеров Tr 2 на вторые, которые подключены к выходам разрядов счетчика 9. Кроме того, этот хе сигнал (единичный уровень с выхода элемента И-НЕ 11) подается на дополнительный информационный выход анализатора.

По цепи 17 снимается сигнал, который свидетельствует о длительном (более двух тактов) периоде времени, в течение которого- входные состояния сигналов по всем каналам регистрации сохраняются неизменными. Этот сигнал (отрицательный уровень, фиг.Зн) подается на второй вход элемента И-HF.

8 и запрещает прохождение импульсов

Т2 через элемент И-НЕ 10 во вторую цепь тактирования — на 2-триггер

Тг 2, коммутатор 5 и тактовый выход анализатора. Однако последний импульс серии Т2 успевает перебросить в память коммутатора 5 и затем записать в запоминающем устройстве внешнего регистратора то слово состояния входных сигналов, которое по результатам сравнения оказывается стабильным, по крайней мере, в течение двух последовательных тактов регистрации.

То же слово состояния сохраняется и в О-триггерах Тг 2 после прекращения тактовой серии импульсов Т2 (так называемое "старое" слово состояния, фиг.Зг).

В первую цепь тактирования импульсы Tl поступают непрерывно, поэтому после каждого такта Т1 на выходах

D-тригг"ров Тг 1 либо появляется новое слово состояния входных сигналов, либо подтверждаются старые уровни.

13815)2

По результатам сравнения этих уровней со "старым словом состояния входных сигналов, которое хранится в D-триггерах Тг 2, формирователь 7 вырабатывает управляющие сигналю.

Таким образом, рассмотренный вьпче режим регистрации, при котором на все разряды канальных регистров сдвига подаются согласованные тактовые импульсы Т1, Т2, соответствует условиям, при которых состояния входных сигналов анализатора изменяются в каждом такте регистрации, и эти изменения воспринимаются блоком 6 срав-1 кения (входные состояния 1-3 на фиг.Зб). В этом режиме разрешено прохождение тактовых импульсов Т2 через элементы И-НЕ 8, 10, счетчик 9 установлен в исходное состояние и не работает, зались данных в память коммутатора 5 производится по его первым входам и при регистрации слов состояний во внешнем регистраторе на дополнительном информационном выходе анализатора присутствует нулевой сигнал.

Как только блок 6 сравнения зафиксирует стабильность состояний входных сигналов в течение хотя бы двух по

30 следовательных тактовых периодов, на его выходе устанавливается нулевой уровень (фиг,Зд), который отрабатывается формирователем. При этом на выходе триггера 21 формирователя 7 (фиг.Зк), по очередному такту ТФ так-З5 же устанавливается нулевой уровень, который подается на счетчик 9 и разрешает ему вести счет тактовых импульсов Тl. Это разрешение остается в силе все время, пока по цепи 15 поступает нулевой уровень, т.е. пока стабильность состояний входных сигналов обеспечивает сохранение нулевого уровня на выходе блока 6 сравнения (на входе формирователя). 45

В следующем такте ТФ нулевой уровень устанавливается также на выходе триггера 22 формирователя 7 (фиг.Зл), и если период стабильности состояний входных сигналов продолжается более 50 чем два периода тактовой частоты, оба триггера 21 и 22 формирователя 7 оказываются в выключенном состоянии, по цепи 17 (фиг.Зн) с выхода формирователя 7 нулевой уровень поступает 55 на второй вход элемента И-НЕ 8 и saпрещает прохождение через нвго импульсов Т2 во вторую цепь тактирования. Последний импульс этой серии успевает продвинуть в память коммутатора 5, а затем и на информационные выходы то слово состояния входных сигналов, стабильность которого отметил блок 6. Последний импульс Т2 проходит через элемент И-НЕ 8 в то время, когда триггер 21 уже находит-. ся в нулевом состоянии, а триггер

22 — еще в единичном (фиг.3 к, л, е, ж, э — запись 4-го и 6-ro состояний входных сигналов).

Если стабильность состояний входных сигналов сохраняется больше двух

ТВКТ0ВНх периодов (фиг.Зб, входное состояние 6), поступление тактовых импульсов серии Т2 прекращается, D-триггеры Тг 2 сохраняют неизменными записанные в них старые уровни входных сигналов. Блок 6 сравнения сравнивает их с постоянно обновляющимися входными данными на выходах

D-триггеров Тг 1 (тактовые импульсы

Tl Hà D-триггеры Тг 1 поступают непрерывно), и пока вновь воспринимаемые слова состояний входных сигналов не отличаются от "старого" слова, описанное состояние схемы не меняется.

Однако как только блок 6 выявит изменение состояния хотя бы одного из входных сигналов, на его выходе появляется единичный уровень. Восприняв его со сдвигом по фазе, формирователь 7 по цепи 15 (фиг.Зк) запрещает работу счетчика 9 и по цепи 17 ,(фиг.3 к, д) разрешает прохождение тактовых импульсов Т2 через элементы

И-НЕ 8, 10 во вторую цепь тактирования.

Появление тактовых импульсов серии

Т2 восстанавливает условия продвижения от входов 1 анализатора через

D-триггеры групп 4 к информационным выходам анализатора. Однако в момент появления первого после снятия запрета с элемента И-HF. 8 тактового импульса Т2 на выходе формирователя 7 (цепь 16, фиг.Зм) появляется однократный отрицательный импульс, который через элемент И-HE 11 поступает на переключение направления коммутатора 5 и одновременно (единичным уровнем) — на дополнительный информационный выход анализатора.

По первому тактовому импульсу Т2 вновь воспринятые данные с выходов

D-триггеров Тг I переносятся в D1381512 триггеры Tr 2, при этом хранившееся в D-триггерах Тг 2 "старое" слово состояния теряется, так как н это время нвод данных в память коммутатора 5 разрешается не с первих, а с

5 вторых входов, которые подключены к выходам раэрядон счетчика 9. В результате по первому после перерыва тактовому импульсу Т2 в память комму- 1О татора 5 а затем и в запоминающее устройство внешнего регистратора записывается накопленное к этому времени содержимое счетчика 9, причем одновремен но в дополнительный (N+

+1)-й канал запоминающего устройства записывается единичный признак, указывающий на то, что данная ячейка хранит отсчет времени, а не слово состояния входных сигналов.

Потеря старого слова состояния при считинании его с выходон 11-триггеров не имеет значения, так как оно уже записано н запоминающем устройстве. 25

Очередное слово состояния с виходов 1>-триггеров Tr 2 через первые входы коммутатора 5 записывается в его память, а затем и в запоминающее устройство, причем эта запись сопро30 вождается введением нулевого признака в дополнительний (N+1)-й канал регистрации этого устройства.

Если входные уровни остаются стабильными только в течение двух последовательных периодов тактовой час- З5 тоты (фиг.Зб, входное состояние 4), работа устройства не меняется, так как уровень запрета прохождения тактов Т2 через элемент И-НЕ 8 не успевает сформироваться, прерывание так- 4О товой серии Т2 не производится. В этом случае стабильные в течение двух последовательных тактов состояния входных сигналов (состояние 4, фиг.Зб) записываются в память комму- 45 татора 5, а затем в запоминающее устройство внешнего регистратора по такту Т2 описанным выше образом (при нулевом состоянии триггера 21 и положительном состоянии триггера 22, 50 см. фиг.Зж, э, л, к), а следующий тактовый импульс Т2 совпадает по времени споявлением однократногоимпульса переключения коммутатора 5 по цепи 16 (фиг,Зм), в связи с чем в память 55 коммутатора 5 вместо повторной записи стабильных состояний с выходов

D-триггеров Tr 2 записывается содержимое счетчика 9, которнй в этой ситуации успевает просчитать только один тактоний импульс. Одновременно записывается единица в дополнительный (N+1) é служебный канал регистрации запоминающего устройства.

Если же состояния входных сигналов остаются неизменными столь длительное время, что счетчик 10 успевает заполниться до предела, выходной сигнал переноса этого счетчика через элемент И-НЕ ll поступает на переключение входов памяти коммутатора 5 и на дополнительный информационный ви- ход анализатора. Этот же сигнал переноса через элемент И-НЕ 10 вводится во вторую цепь тактирования и обеспечинает запись сначала н память коммутатора 5, а затем и в запоминающее устройство содержимого счетчика 9, сопроводив em записью единичного признака в дополнительный (N+1)-A канал регистрации запоминающего устройства.

В описанном порядке устройство работает до полного завершения регист рации, в результате которой в запоминающем устройстве внешнего регистратора оказываются записанными все поступившие на входы I анализатора слова состояний входных сигналов. При этом каждое слово состояния, существовавшее на входах анализатора не более одного тактового периода занима1 ет по одной ячейке запоминающего устройства.

Если слово состояния не изменяется на входах устройства в течение двух и более тактон,, его запись в запоминающем устройстве занимает две ячейки. В первой иэ этих ячеек записывается само слово состояния входных сигналов, а в следующей — двоичный отсчет времени существования этого сигнала состояния, который сопровождается записью единичного признака в дополнительном (N+l)-м канале регистрации.

Если состояния входных сигналов не меняются в течение столь длительного периода времени, что счетчик 9 успевает переполниться, число ячеек для записи отсчетов времени возрастает (по одной ячейке на интервал времени, соответствующий полной емкости счетчика 9). Запись каждого отсчета времени, в том числе и отсчета по переполненному счетчику, сопровожда- .

9 1381512 1О ется записью единичного признака н дополнительном (N+1)-м канале регистрации. В дальнейшем, при выводе накопленных данных на отображение, этот признак используется для восста5 новления реальной картины временных диаграмм сигналов исследуемого устройства.

При создании анализатора временных логических диаграмм по предлагаемой схеме можно ограничиться емкостью памяти, в дна раза меньшей, чем в тех случаях, когда для хранения отсчетов времени используется отдельный15 блок памяти, что повышает эффективность использования оборудования.

Некоторое сокращение числа записей слов состояний, связанное с тем, что наряду со словами состояний в том 20 же блоке памяти регистрации записываются и хранятся данные по отсчетам интервалов времени, существенного значения не имеет, так как используемый принцип регистрации входных сигналов (по изменениям их состояний) позволяет в сотни и тысячи раэ повысить глубину регистрации данных по сравнению с анализаторами, ведущими запись состояний входных сигналов по

30 внутреннему генератору тактов, при той же емкости памяти регистрации.

Формула и з обре т е н и я

I..11огический анализатор, содержа- 35 щий N групп по два последовательно соединенных D-триггера, где N-число информационных входов анализатора, блок сравнения, тактоный генератор, счетчик тактов, коммутатор и элемент задержки, причем информационные входы анализатора подключены к информационным входам первых триггеров групп, первая и вторая группы входов блока сравнения соединены соответст- 45 венно с выходами первых и вторых триггеров групп, выход тактового генератора соединен со счетным входом счетчика тактов, группа выходов счетчика тактов соединена с первой груп- 50 пой информационных входов коммутатора, группа выходов которого является группой информационных выходов анализатора, отличающийся тем, что, с целью повышения эффектив- 55 но ти использования оборудования, он дополнительно содержит формирователь управляющих сигналов, три элемента

И-HF. и элемент НЕ, причем выход блока сравнения соединен с входом запуска формирователя управляющих сигналов, синхронход которого соединен с выходом тактового генератора, первым входом первого элемента И-НЕ и через элемент задержки — с синхронходами первых триггеров группы, первый, второй, третий выходы формирователя управляющих сигналов соединены соответственно с входом разрешения счетчика тактов, вторым входом первого элемента И-НЕ и первым входом третьего элемента И-НЕ, второй вход которого соединен с выходом переноса счетчика тактов и первым входом второго элемента И-HF. выход первого элемента И-НЕ соединен с вторим входом второго элемента И-НЕ, выход которого соединен с синхронходами вторых Dтриггеров групп, тактовым входом коммутатора, через элемент HF — с тактовым выходом анализатора, выход третьего элемента И-HE соединен с входом выбора направления коммутатора и является дополнительным информационным выходом анализатора, выходы вторых Б-триггеров групп соединены с второй группой информационных входов коммутатора.

2.Анализатор по п.1, о т л и ч а ю шийся тем, что формирователь управляющих сигналов содержит два D-триггера, два элемента И-НЕ и элемент НЕ, причем синхронход формирователя подключен к информационному входу первого D-триггера, прямой выход которого подключен к информационному входу второго D-триггера, первому входу первого элемента

И-HE и является первым выходом формирователя, вход запуска формирователя через элемент НЕ соединен с синхровходами первого и второго D-триггеров, инверсный выход первого D-триггера соединен с первым входом второго элемента И-НЕ, инверсный выход второго D-триггера соединен с вторыми входами первого и второго элементов

И-НЕ, выходы которых являются соответственно вторым и третьим выходами формирователя.

1381S12

1381512

Составитель С.Старчихин

Техред Л. Олийнык КоРРектоР И,Муска

Редактор И. Рыбченко

Заказ 1185/45 Тираж 704

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, r. Ужгород, ул.Проектная, 4