Логический анализатор

 

Изобретение относится к вычислительной технике, в частности к средствам контроля и наладки сложных цифровых устройств и систем. Цель изобретения - расширение функциональных возможностей за счет анализа совокупности многотактовых логических сигналов. Анализатор содержит буферный регистр 2, блок 3 памяти, блок 4 сравнения, блок 5 управления, группу формирователей 7 импульсов, элемент ИЛИ 8. В анализаторе производится формирование признаков тактов и их запись в каналы регистрации. Число таких тактов регистрации не ограничено. 1 з. п. ф-лы, 4 ил. оо О5 СО tsD Фи2.1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (SO 4 б 06 F 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A ВТОРСКОМ У СВИДЕТЕЛЬСТВУ

Риг. 1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4009127/24-24 (22) 09.01.86 (46) 30.12.87. Бюл. № 48 (72) Е. М. Шлиомович и В. К. Сафонов (53) 681.3 (088.8) (56),Авторское свидетельство СССР № 1096648, кл. G 06 F 11/00, 1980.

Патент США № 4425643, кл. 371/20, 1984. (54) ЛОГИЧЕСКИЙ АНАЛИЗАТОР (57) Изобретение относится к вычислительной технике, в частности к средствам контроля и наладки сложных цифровых

„„SU„, 1363211 A1 устройств и систем. Цель изобретения расширение функциональных возможностей за счет анализа совокупности многотактовых логических сигналов. Анализатор содержит буферный регистр 2, блок 3 памяти, блок 4 сравнения, блок 5 управления, группу формирователей 7 импульсов, элемент ИЛИ 8. В анализаторе производится формирование признаков тактов и их запись в каналы регистрации. Число таких тактов регистрации не ограничено. 1 з. п. ф-лы, 4 ил.

1363211

Изобретение относится к вычислительной технике, в частности к технике средств контроля и наладки сложных цифровых устройств и систем.

Цель изобретения — расширение функциональных возможностей за счет обеспечения анализа совокупности многотактных логических сигналов.

На фиг. 1 представлена структурная схема анализатора; на фиг. 2 — схема формирователя импульсов; на фиг. 3 — временные диаграммы работы формирователя тактовых импульсов; на фиг. 4 — схема блока управления.

Анализатор содержит группу информационных входов 1, буферный регистр 2, блок 3 памяти, блок 4 сравнения, блок 5 управления, группу синхровходов 6, группу из и формирователей 7 импульсов, элемент ИЛИ 8, входы 9 задания активных фронтов синхросигналов.

Формирователь сигналов содержит триггеры 10 и 11, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 2 и 13, элемент 14 задержки, элемент .И 15.

Блок управления содержит регистр 16 состояния и адресный счетчик 17.

Анализатор работает следующим образом.

В процессе работы данные от испытуемого устройства через входы 1 каналов регистрации поступают на входы буферного регистра 2 (элементы присоединения каналов к испытуемому устройству не рассматриваются). Внешние сигналы тактирования от испытуемого устройства подаются на анализатор через входы 6. Поскольку при определении условий регистрации в качестве активного может быть задан как положительный, так и отрицательный фронт внешнего тактирующего сигнала произвольной длительности, а для записи признака в служебный канал и для тактирования буферного регистра 2, блока 3 памяти и блока 5 управления необходимы нормированные сигналы в. предлагаемую схему введены формирователи 7, которые вырабатывают короткие положительные импульсы тактирования.

Эти импульсы с выхода формирователей 7 подаются на специально выделенные для них входы буферного регистра 2, которые и являются входами служебных каналов регистрации. Кроме того, эти же сигналы подаются на входы общие для всех формирователей и элемента ИЛИ 8, и с его выхода распределяются по входам тактирования буферного регистра 2, блока 3 памяти и блока 5 управления. Такое включение обеспечивает запись входных данных в буферный регистр

2, возможность их перезаписи в блок 3 памяти и тактирование адресного счетчика 17 в блоке 5 управления при поступлении

5 !

О !

55 внешнего тактирующего сигнала по любому из действующих входов 6.

Задержка, которую оказывает элемент

ИЛИ 8 импульсам, поступающим на вход тактирования буферного регистра 2 относительно импульсов, поданных на его входы, обеспечивает уверенную запись как признаков тактов регистрации в служебные каналы (запись «!» — для действующего в данный момент такта, «О» — для всех остальных тактов), так и входных данных в рабочие каналы регистрации.

Записанные в буферный регистр 2 признаки тактов вместе с данными, которые зарегистрированы в этом такте по другим каналам, поступают на первую группу входов блока 4 сравнения и могут быть учтены при задании управляющих кодовых слов. Затем, по разрешающим сигналам блока 5 управления эти признаки в составе полного слова состояний контролируемых точек испытуемого устройства записываются в блок 3 памяти и могут быть использованы для идентификации хранимых в нем данных.

Формирователь 7 импульсов работает следующим образом.

При установке триггера 10 в одно из рабочих состояний (например нулевое, левая часть временных диаграмм на фиг. 3), которое производится сигналами с входов 9, триггер 11 выключается. Если входной сигнал тактирования на синхровходах 6 QTсутствует, на входах и выходах элементов

ИСКЛЮЧАЮШЕЕ ИЛИ 12 и 13 устанавливаются нулевые уровни, которые подаются на входы элемента И 15. В результате на выходе элемента И 15 (выход формирователя) также устанавливается нулевой уровень. Если триггер 10 устанавливается в единичное состояние, положение не меняется: положительный сигнал с выхода элемента 12 запрещается отрицательным уровнем с выхОда элемента 13 и не проходит через элемент И 15.

При появлении положительного фронта входного сигнала тактирования на синхровходах 6 на каждой паре входов элементов ИСКЛЮЧАЮШЕЕ ИЛИ !2 и 13 устанавливаются различающиеся уровни, что приводит к появлению положительных сигналов на их выходах. Эти сигналы поступают на входы элемента Vi 15 и на ее выходе также появляется положительный сигнал. Одновременно положительный перепад напряжения с выхода элемента

ИСКЛЮЧАЮШЕЕ ИЛИ 13 через элемент 14 задержки поступает на тактовый вход триггера 11 и переводят его в состояние, которое соответствует установленному в этот момент уровню входного сигнала тактирования на синхровходах 6 (в данном случае — в единичное состояние). Это приводит к выравниванию уровней на входах элемента !3 (они становятся положи1363211

Формула изобретения

55 тельными) и установке нуля на ее выходе.

Поданный на один из входов элемента И 15 уровень снимает положительный сигнал с выхода элемента И 15. Время существования положительного уровня на выходе элемента И 15 определяет длительность импульса тактирования и зависит от величин задержек триггера 11 и элемента 14.

После выдачи положительного импульса формирователь 7 сохраняет свое состояние до прекращения входного сигнала на синхровходах 6. Его выключение приводит к тому, что на входах элемента 13 устанавливаются различающиеся уровни, и возникающий при этом на ее выходе положительный сигнал поступает на переключение триггера 11, который возвращается в нулевое состояние. Положительный сигнал с элемента 13 не может пройти на выход формирователя 7, так как при выключении тактирующего сигнала на синхровходах 6 входные уровни элемента 12 выравниваются и на ее выходе устанавливается нулевой потенциал. Этот потенциал подается на второй вход элемента И 15 и запрещает прохождение через нее какихлибо сигналов.

Таким образом, при заданном — выключенном — состоянии триггера 10 выходной тактовый импульс формирователя 7 формируется только при появлении положительного фронта входного сигнала. После выключения триггера 11 формирователь оказывается в исходном состоянии и готов к приему следующего тактового сигнала.

При тактировании отрицательным фронтом входного сигнала триггер 10 следует установить в единичное состояние. При этом формирователь работает аналогичным образом (правая сторона временной диаграммы на фиг. 3), но инвертирование сигнала на одном из входов элемента 1 2 ведет к тому, что выходной тактирую:ций импульс формирователя 7 будет формироваться не при включении (положительный фронт), а при выключении (отрицательный фронт) внешнего сигнала тактирования по цепи 6.

Так как внутренние схемы, взаимные связи и порядок работы блока 3 памяти, блока 4 сравнения, блока 5 управления типичны для техники логических анализаторов,их рассмотрение производится в общем и упрощенном виде.

Блок 3 памяти представляет собой оперативное ЗУ, в котором накапливается регистрируемая информация. Количество слов данных (слов состояний), которое может быть записано в этот блок, опрделяет глубину регистрации анализатора.

Разрядность слова состояния определяет возможное число каналов регистрации (включая и служебные каналы). Такты записи поступают на блок 3 памяти с выхода элемента ИЛИ 8. Адрес ячейки, в которую производится запись, устанавливается счет5

«20

45 чиком 17, режим работы которого определяется регистром 16 состояния (см. фиг. 4) .

Дешифратор кодовых слов 4 обычно реализуется с помощью ЗУ, на адресные входы которого подается дешифрируемая комбинация двоичных сигналов (кодовое слово), а в выбираемые при этом ячейки

ОЗУ предварительно (при задании значений кодовых слов) записывается указание на то, соответствует ли входная комбинация сигналов заданной («!») или нет («О») .

Выходные сигналы блока 4 сравнения, которые появляются при обнаружении на выходе буферного регистра 2 одного из заданных в блоке 4 кодовых слов, подаются на установку регистра 16 состояния в блоке 5 управления. В зависимости от установленных в регистре 16 признаков его сигналы разрешают или запрещают счет тактовых импульсов, которые поступают на вход счетчика 17 с элемента ИЛИ 8.

Выходы счетчика 17 подаются на адресные входы блока 3 памяти и определяют адрес ячейки, в которую производится запись при поступлении на блок 3 памяти импульса записи (такта) от элемента ИЛИ 8.

Если счет тактовых импульсов в счетчике 17 запрещен сигналами с регистра 16, запись данных с выхода буферного регистра 2 в блок 3 памяти при поступлении тактовых импульсов производится в одну и ту же ячейку со стиранием ранее записанных данных. В этом режиме регистрация данных фактически не производится (сохраняется только последнее записанное слово состояния) .

Как только в регистре 16 устанавливается состояние, разрешающее счет тактовых импульсов счетчиком 17 (это происходит при появлении соответствующих сигналов, либо по микропроцессорной шине вводавывода данных, либо с выходов блока 4), последний начинает работать и данные с выхода буферного регистра 2 записываются в последовательно адресуемые ячейки блока

3 памяти. Запись продолжается либо до появления следующего сигнала запрета счета в счетчике 17, либо до заполнения всего объема памяти блока 3. В последнем случае процесс регистрации в анализаторе заканчивается.

1. Логический анализатор, содержащий блок памяти, буферный регистр, блок . сравнения и блок управления, причем группа информационных входов анализатора является первой группой информационных входов буферного регистра, группа выходов которого соединена с первой группой информационных входов блока сравнения и группой информационных входов блока памяти, выход равенства блока сравнения сое136321

Фиг. 2

ГГТ7ТЧ е.

Фиг й

1/г/цг. Ф

Составитель И. Сафронова

Редактор А. Долинич Техред И. Верес . Корректор И. Муска

Заказ 5966/41 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

5 динен с входом разрешения запуска блока управления, группа выходов которого соединена с группой адресных входов блока памяти, синхровходы буферного регистра, блока управления и блока памяти объединены, вторая группа информационных входов блока сравнения является группой входов задания кодовых слов анализатора, группа входов задания начального адреса регистрации блока управления и вход управления записью/считыванием блока па- 10 мяти являются соответствующими входами анализатора, отличающийся тем, что, с целью расширения функциональных возможностей анализатора за счет обеспечения анализа совокупности многотактных логических сигналов, он содержит дополнительно п формирователей импульсов по числу входных синхросигналов анализатора и элемент ИЛИ, причем информационные входы формирователей импульсов соединены с соответствующими синхровходами анализатора, выходы формирователей импульсов соединены с второй группой информационных входов буферного регистра и с входами элемента ИЛИ, выход которого соединен с синхровходом буферного регистра, входы задания активных фронтов синхросигналов формирователей импульсов являются соответствующими входами анализатора.

2. Анализатор по п. 1, отличающийсл тем, что блок управления содержит регистр состояния и адресный счетчик, группы информационных входов параллельной записи регистра состояния и адресного счетчика обьединены и образуют группу входов задания начального адреса регистрации блока, вход разрешения записи регистра состояния является соответствующим входом блока, синхровход адресного счетчика является синхровходом блока, группа разрядных выходов адресного счетчика является группой выходов блока, группа выходов регистра состояния подключена к группе разрешающих входов адресного счетчика.