Запоминающее устройство с коррекцией ошибок

 

Изобретение относится к вычислительной технике и монет быть использовано при создании высоконадежных запоминающих и вычислительных систем. Целью изобретения является упрощение устройства и повьшение достоверности контроля. Устройство содержит накопитель , входной регистр и регистр слова , блоки кодирования, декодирования и коррекции, дешифратор, блок инвертирования , блок определения ошибочных разрядов, блок управления, элемент ШШ и блок совпадения. Цель изобретения достигается введением в устройство блока совпадения и элемента ИЛИ, позволяющих отказаться от подсчета количества ошибок в считанном слове для определения возможности их кЪррекции, а также использовать в устройстве коды (например, итеративные), для которых количество ошибок в считанном слове не является определяющим фактором при определении возможности их коррекции. 2 ил. (С (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (50 4 0 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4045000/24-24 (22) 07.02.86 (46) 15.03.88.Бюл. Ф 10 (71) Киевский инженерно-строительный институт и Киевский политехнический институт им. 50-летия Великой

Октябрьской социалистической революции (72) О.Б.Билецкий, С;Д.Бушуев, В,И.Корнейчук, M.Н.Орлова и А.А.Щербина (53) 681.327.6 (088 ° 8) (56) Авторское свидетельство СССР

М 842976, кл. G 11 С 29/00, 1981.

Конопелько В.К., JIocea В.В. Надежное хранение информации в полупроводниковых запоминающих устройствах.

Радио и связь, 1986, с ° 199-200, I рис. 6.ч. (54) ЗАПОМИНАЮЩЕЕ УСТРОИСТВО С КОРРЕКЦИЕЙ OlliHbOK (57) Изобретение относится к вычислительной технике и может быть испольÄÄSUÄÄ 1381605 д1 зовано при создании высоконадежных заломинающих и вычислительных систем.

Целью изобретения является упрощение устройства и повышение достоверности контроля. Устройство содержит накопитель, входной регистр и регистр слова, блоки кодирования, декодирования и коррекции, дешифратор, блок инвертирования, блок определения ошибочных разрядов, блок управления, элемент HJIH и блок совпадения. Цель изобретения достигается введением в устройство блока совпадения и элемента ИЛИ, позволяющих отказаться от подсчета количества ошибок в считанном слове для определения воэможности их коррекции, а также испольэовать в устройстве коды (например, итеративные), для которых количество ошибок в считанном слове не является определяющим фактором при определении возможности их коррекции.

2 ил.

1381605

Изобретение относится к вычислительной технике и может быть нспользовано при создании высоконадежных запоминающих и вычислительных систем.

Целью изобретения — упрощение устройства и повышение достоверности контроля.

На фиг.1 приведена структурная схема запоминающего устройства с кор- 10 рекцией ошибок; на фиг.2 - пример схемы блока управления.

Запоминающее устройство с коррекцией ошибок содержит накопитель 1 с адресными входами 2, входной регистр 15

3 и регистр 4 слова, блоки 5 кодирования и декодирования 6, дешифратор

7, блок 8 инвертирования, блок 9 определения ошибочных разрядов, блок

10 совпадения, элемент ИЛИ 11, блок 20

12 коррекции, блок 13 управления, а также информационные входы 14 и выходы 15, управляющие входы записи, чтения и синхронизации 16. На фиг.1 также обозначены выходы 17, 18 блока 13 управления.

Входной регистр 3 выполнен íà TDтриггерах, причем Т-входы всех триггеров объединены и образуют управляющий вход инвертирования содержимого 30 регистра.

Блок 13 управления содержит Dтриггеры 19 и 20, элементы И 21 - 24, элемент ИЛИ 25 и элемент ИЛИ-НЕ 26.

Запоминающее устройство с коррекцией ошибок работает следуицим образом.

При записи m-разрядное информационное слово поступает по входу 14 в блок 5 кодирования, в котором коди-40 руется в соответствии с кодом, исправляющим одну ошибку, например кодом Хэмминга. К полученному кодовому слову добавляется также один маркерный разряд, который первоначально 45 устанавливается в состояние "0".Çàòåì полученное таким образом кодовое слово передается во входной регистр 3, с выходов которого записывается в выбранную ячейку накопителя 1 (адрес ячейки поступает па шине 2). Запоминающие ячейки накопителя 1 имеют разрядность (r.. + к + 1), где к - количество контрольных разрядов, формируемых блоком кодирования, и один разряд — маркерный.

Для контроля правильности хранящейся в накопителе 1 информации (m +

+ к + 1 -разрядное слово считывается на регистр слова 4. Содержимое регистров 3 и 4 поступает на входы блока

9 определения ошибочных разрядов, представляющего собой группу элементов ИСК. 1ЮЧАЮЩЕЕ ИЛИ. B блоке 9 коды поразрядно сравниваются. На выходах блока 9 в тех же разрядах, которые не совпадают, появляются "1". Это свидетельствует о том, что в этих разрядах возникла ошибка. В случае, если ошибки в слове нет, т.е. выходы схемы 9 - в нулевом состоянии, на выходе элемента ИЛИ 11 формируется "0", поступающий в блок 13 управления. По этому сигналу вырабатывается сигнал, свидетельствуксций об окончании цикла записи. В случае, если хотя бы в одном разряде на выходах блока 9 появится "1", на выходе элемента ИЛИ 11 вырабатывается "1".

Одновременно с этим содержимое регистра слова 4 без изменений (так как маркерный разряд — О) передается через блок 8 инвертирования и поступает в блок 6 декодирования, в котором формируются контрольные соотношения, по которым дешифратор 7 устанавливает ошибочный разряд. Информация с выходов дешифратора и блока определения ошибочного разряда поступает в блок 10 совпадения, который определяет, соответствует ли ошибочный разряд, определенный при декодировании слова, номеру (или номерам) разрядов с ошибкой, определенных блоком 9. Если такое совпадение существует (т.е. ошибочный разряд определен правильно), на выходе блока 10 формируется сигнал "0", по которому блок 13 управления вырабатывает сигнал об окончании цикла записи и готовности устройства принять следующее слово. Б противном случае (такое совпадение отсутствует, что возможно при возникновении многократной ошибки, которая, однако, идентифицируетсяя, ли бо при неправильном функционировании блока декодирования

6 или дешифратора 7) на выходе блока

10 формируется сигнал "1", по кото-. рому блок 13 управления вырабатывает сигналы для выполнения следующей последовательности действий (необходимо отметить, что сигналы для выполнения этих же действий блок управления формирует и в случае, если произошла ошибка в маркерном разряде ячейки, т.е. на выходе последнего

1381605 элемента ИС1С1ЮЧАЮЦЕЕ Ш!И, входящего в состав блока 9, появился единичный сигнал): выдачу инверсного содержимого входного регистра 3 (всех разря5 до в, включая и маркерный ); з апись

его в накопитель 1; считывание с него в регистр 4 слова.

Содержимое регистров 3 и 4 сравнивается в блоке 9 определения ошибочных разрядов (сравниваются инверсное значение исходного слова, хранящегося в регистре 3, и значение инверсного слова, считанного из накопителя, т.е. два инверсных кода). И если ошибки в слове отсутствуют (что возможно в случае, если первоначально r-кратный отказ привел к появлению г -кратной, многократной ошибки ), то на выходе элемента ИЛИ 11 появляется сигнал "0", по которому блок управления формирует сигнал об окснча«ии цикла записи. Если хотя бы в одном разряде на выходах блока 9 появляется "1", то на выходе элемента ИЛИ 11 11JopmI- 25 руется сигнал 1, запрещающий выработку блоком 13 управления сигнала, окончания записи.

Одновременно с этим с выходом регистра 4 слова и«формация поступает на одш1 входы блока 8 инвертирования !

8, «а другой вход которого поступает значение маркер«ого разряда, и так как после инвертирования и залиси в накопитель он стал раь«1ым 1 то содержимое регистра 4 в блоке 8 инвертируется (инверсный код записываемого с:1ова инвертируется и получают прямой I;o;r) С выходов блока

8 инвертирсваг«1я кодовое слово посту-,,!О пает в блок 6 декодирования, в котором формируются контрольные соотношения, по которым дешифратор 7 определяет ошибочный разряд. С помощью блока 10 совпадения определяют, сост\ ветствуат ли номер ошибочного разряда, определе«ньй при декодировании слова, номеру (номерам) разрядов с ошибкой, определяемых блоком 9.Если ошибочный разряд определен правильно (т.е. есть такое совпадение), то на выходе блока 10 появляется сиг« нал "0", по которому блок 13 управления вырабатывает сигнал об окончании цикла записи и готовности устройства принять новую информацию. В противном случае (такое совпадение отсутствует) произошла многократная ошибка, которая «е может быть исправлена предлагаемым запоминающим устройством. При этом»а выходе блока 10 появляется сигнал "1", по которому блок 13 управления формирует сигнал об исключении обращения к данной ячейке накопителя, и запись информации необходимо осуществить в ячейку по другому адресу.

На этом цикл записи оканчивается.

1аким образом, в выбранной ячейке накопителя информация хранится в прямом или инверсном коде в зависимости от кратности воз««1кшей ошибки, которая может быть исправлена предлагаемым устройством. Значение маркерногo разряда (1IP) при этом указывает, в каком коде записана и«формация в данной ячейке: ."1Р = 0 — прямой код, ГГ = 1 - инверсный код.

J3 реже1ме считыв ани я (". . + к + )— разрядное слово поступает с гыбранной ячейки накопителя 1 в регистр 4

c;IoI B И если МР = О, то содержимое регистра 4 без изме«ения передается через блок 8 инвертирования в блок 6 декодирования и на один из входов блока 12 коррекции. Блок 6 формирует контрс:1ьные соотношения, по котсрь1м дешифратор 7 определяет «омер сш11бочного разряда (если о« есть), поступаюг1«и;1а вторые входь1 б 1ока 2 Коррекции. В блоке 12 коррекци11 ошибочный разряд инвертируется, а блок 13 управления форм11рует управляющий сигнал, разрешающий прием потребителем исправленного слова с выходной и«формационной шины 15.

Если в вь1браннсй ячейке накопителя исходное слово хранилось в инверсном коде (т.е. МР = 1), то содержимое регистра слона 4 при передаче через блок 8 инвертируется (благодаря тому, что ИР = 1) и получается прямой код слова. Далее ссхраляется последовательность действий, описанная в предь1дущем абзаце.

Ф о р м у л а и з о б р е т е и и я

Запоминающее устройство с коррекцией ошибок, содержащее блок кодирования, входы которого являются и«формационными входами устро11ства и соединены с входами информационных разрядов вхс,Iíîãî регистра, входы контрольных разрядов которого псдключе«ы

K выходам блока код«рова«ин, а IJJмс1381605 ды соединены с входами первой группы блока определения ошибочных разрядов и с информационными входами накопителя, адресные входы которого являются адресными входами устройства, а выходы подключены к входам регистра слова, выходы которого соединены с входами второй группы блока определения ошибочных разрядов и входами блока инвертирования, выходы которого подключены к входам первой группы блока коррекции и входам блока декодирования, выходы которого соединены с входами дешифратора, выходы которого подключены к входам второй группы блока коррекции, выходы которого являются информационными выходами устройства, один из выходов блока определения ошибочных разрядов соединен с входом признака записи инверсного слова блока управления, входы записи, чтения и синхронизации которого являются одноименными входами устройства, выход чтения-записи блока управления подключен к одноименному вхо е вый выход синхронизации блока управления соединен с синхровходом входного регистра, второй выход синхронизации блока управления подключен к

5 синхровходу регистра слова, входу обращения накопителя и является выходом готовности устройства, выход признака инверсии блока управления соединен с управляющим входом входного регистра, а выход признака неисправимой ошибки блока является одноименным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства и повышения достоверности контроля, в устройство введены блок совпадения и элемент

KIH, причем входы первой группы блока совпадения соединены с выходами группы блока определения ошибочных разрядов и входами элемента ИЛИ, выход которого подключен к входу признака ошибки блока управления, вход признака совпадения которого соеди25 нен с выходом блока совпадения, входы второй группы которого подключены к

1381605

Составитель 0.Исаев

Техред Л.Олийнык

Корректор С.Шекмар

Редактор M. Товтин

Тираж 590 Подписное

ВКЯ1ПИ 1 осударственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Заказ 1188/50

Производственно-полиграфическое предприятие, r,Óæroðoä, ул.Проектная, 4