Устройство для контроля матриц памяти на цилиндрических магнитных пленках с неразрушающим считыванием информации

 

Изобретение относится к области вычислительной техники, а именно к устройствам контроля матриц памяти на цилиндрических магнитных пленках (ЦМП), обладающих свойством неразрушающего считывания. Целью изобретения является повыщение быстродействия устройства. Устройство содержит блок 1 управления, счетчик 2 адреса , дешифратор 3 адреса, триггер 5, формирователи 6-разрядных токов записи, триггер 7, блок 8 дискриминации амплитуды считанного сигнала, селекторы 9i-9м, блок 10 выбора селектора, блок 11 выбора канала, счетчики 12i -12, элемент И 13, элемент ИЛИ 14. Запись-разрушение информации в устройстве происходит параллельно в группе N разрядов ЦМП контролируемой матрицы 4, что существенно повышает быстродействие . Л з.п. ф-лы, 4 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

„„SU„„1387045 (д 4G 11 С 29 00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ЗСР("»

Ю;,««„

ОПИСАНИЕ ИЗОБРЕТЕНИЯ «е::.

H ABTOPCH0MY СВИДЕТЕЛЬСТВУ

«)И". ° (21) 4090459/24-24 (22) 05.05.86 (46) 07.04.88. Бюл. № 13 (72) М. Г. Мириджанян, М. N. Даниелян, М. П. Абелян и А. А. Чокекчан (53) 681.327 (088.8) (56) Авторское свидетельство СССР № 381100, кл. G 11 С 29/00, 1971.

Авторское свидетельство СССР № 410467, кл. G ll С 29/00, 1972. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

МАТРИЦ ПАМЯТИ НА ЦИЛИНДРИЧЕСКИХ МАГНИТНЪ|Х ПЛЕНКАХ С НЕРАЗРУШАЮЩИМ СЧИТЫВАНИЕМ ИН.ФОРМАЦИИ (57) Изобретение относится к области вычислительной техники, а именно к устройствам контроля матриц памяти на цилиндрических магнитных пленках (ЦМП), обладающих свойством неразрушающего считывания.

Целью изобретения является повышение быстродействия устройства. Устройство содержит блок 1 управления, счетчик 2 адреса, дешифратор 3 адреса, триггер 5, формирователи 6 разрядных токов записи, триггер 7, блок 8 дискриминации амплитуды считанного сигнала, селекторы 9 — 9., блок

10 выбора селектора, блок 11 выбора канала, счетчики 12> — 12««, элемент И 13, элемент

ИЛИ 14. Запись-разрушение информации в устройстве происходит параллельно в группе N разрядов ЦМП контролируемой матрицы 4, что существенно повышает быстродействие.,! з.п. ф-лы, 4 ил.

1387045 10

20

4О

1

Изобретение относится к вычислительной технике, а именно к устройствам контроля матриц памяти на цилиндрических магнитных пленках (ЦМП), обладающих свойством неразрушающего считывания.

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 изображена функциональная схема предлагаемого устройства; на фиг. 2— функциональная схема блока выбора канала; на фиг. 3 — функциональные схемы вариантов выполнения селекторов и блока коммутации; на фиг. 4 — функциональная схема варианта выполнения блока управления.

Устройство содержит (фиг. 1) блок 1 управления, счетчик 2 адреса, дешифратор

3 адреса, контролируемую матрицу 4 памяти на ЦМП, первый триггер 5, формирователи

6 токов записи, второй триггер 7, блок 8 дискриминации амплитуды считанного сигнала, разрядные селекторы 9 — 9м, блок 10 выбора селектора, блок 11 выбора канала, счетчики 12i — 12i ошибок, элементы И 13 и

ИЛИ вЂ” НЕ 14.

На фиг. 1 обозначены вход 15 стробирования, вход 16 управления выбором, разрядные входы 17> — 17, входы 18 сброса и выходы блока 19i — 19 и 20 блока 11, информационные входы и выходы 21i — 21 устройства, информационные входы и выходы 22 —

22м селекторов, вход 23 управления выбором, вход 24 управления коммутацией, информационные входы 25 и выходы 26 блока 10.

Блок 11 содержит (фиг. 2) триггеры 27 — 27 мультиплексоры 28 — 28и, элементы И 29i—

29„и ИЛИ вЂ” НЕ 30 — 30 . Каждый из селекторов 9 — 9„содержит (фиг. 3) балансные импульсные трансформаторы 31i — 31 элементы развязки, например диоды 31i. —

32„ и 32>. — 32 ;, ограничительные элементы 33 †„ и 34ь 34, например резисторы.

Блок 10 содержит (фиг. 3) кольцевой М-разрядный регистр 35 сдвига с выходами 35i—

35„, ключи 36, — 36„переключатель 37 и трансформатор 38.

Блок 1 управления содержит генератор

39 тактовых импульсов, счетчик 40 разрушающих импульсов, -триггер 41, элемент

ИЛИ 42, блок 43 задания коэффициента пересчета, триггер 44, элементы И 45 и 46, ИЛИ 47, НЕ 48 и И 49, дешифратор 50 и элемент ИЛИ 51.

На фиг. 1 и 4 обозначены вход 52 управления режимом работы, с первого по шестой выходы 53 — 58, вход 59 выбора контролируемого адреса и вход 60 управления записью нулей блока 1 управления. Последний содержит также элемент И 61, формирователь 62 импульса, элементы ИЛИ 63 и И64.

Устройство работает следующим образом.

В исходном состоянии триггеры 5 и 7 (фиг. 1), счетчики 2 и 12i — 12и находятся в состоянии «О» на входе 24 низкий потенциал на входе 16 высокий. В блоке 11 от2 крыт, например, первый канал, т.е. триггер

27 находится в состоянии «1», а остальные триггеры 27 — в состоянии «О». Однако из-за поступающего на вход 16 высокого потенциала все выходы 19i — 19«находятся в открытом состоянии. В блоке 10 входы 25 подключены к выходам 22 селектора 9ь так как контакты переключателя 37 замкнуты с входами 25ь на выходе 35 регистра

35 — состояние единицы, и контакты ключа 36 замкнуты, а ключи 36 — 36M разомкнуты.

С началом контроля, когда триггер 5 находится в состоянии «О», блоком 1 вырабатывается последовательность импульсов, воздействующих на счетчик 2, дешифратор 3 и формирователи 6, в результате чего дешифратором 3 формируется последовательность адресных токов, поступающих одновременно в несколько, например Q адресных обмоток матрицы 4. Одновременно формирователем 6 формируется последовательность разрядных токов записи разрушения нулей, которые через блок 10 и входы 22 (фиг. 3) поступают на вход селектора 9. Так как все входы 19i — 19> находятся в пропускном состоянии, поступающие от формирователя

6 разрядные токи, в зависимости от того, по какому из двух входов 25 они поступают, распределяются либо через все диоды

32 i — 32ь и верхние (на фиг. 3) обмотки трансформаторов 31i — 31 и резисторы 33i—

33N, либо через диоды 32 — 32 .н, нижние (по схеме) обмотки трансформаторов 31i—

31m и те же резисторы 33 — 33х. При этом не пропускающие ток диоды заперты напряжением смещения U c через соответствующие резисторы 34 — 34 . В результате с вторичных обмоток трансформаторов 31i — 31 через выходы 21i — 21 в N элементов на ЦМП матрицы 4 поступают разнополярные разрядные токи по программе записи и разрушения, выработанной блоком 1.

Таким образом, QQ N бит матрицы 4 одно временно подвергаются воздействию программы записи — разрушения нуля, после чего блоком 1 через элемент ИЛИ вЂ” НЕ 14 триггер 5 переводится в состояние «1», т.е. состояние контроля сигналов «нулей», записанных битов. Поступающий на вход

24 блока 10 сигнал от триггера 5 приводит к переключению контактов переключателя 37, и первичные обмотки трансформатора 38 оказываются подключенными к выходам 221 селектора 9i. Сигнал с триггера 5 по входу

16 приводит в блоке 11 к выбору выхода

19ь В селекторе 91 пара диодов 32ь, и 32 а открывается током, протекающим от источника +U в блоке 10 через резистор 33 .

Остальные диодные пары заперты высоким потенциалом, поступающим от невыбранных входов 19z — 19 . Сигнал от триггера

5 поступает также на вход 52 блока 1, который переводит счетчик 2 в режим счета, при котором дешифратором 3 формируются

1387045

Формула изобретения

3 адресные токи считывания последовательно во всех указанных Q адресах матрицы 4.

Считанные сигналы с первого из N разрядов матрицы 4 через входы 21ь трансформаторы 31 и 38 поступают на блок 8, на вход 55 которого поступают строб- импульсы от бло5 ка 1. Блок 8 выдает на своем выходе импульс, если амплитуда считанного сигнала, поступающего на его входы 26 с блока 10, меньше установленного «порога» отбраковки (уровня дискриминации), и не выдает сигнала в противном случае.

Таким образом, блок 8 определяет кондиционность каждого бита матрицы 4. Количество некондиционных из проверенных

Q бит первого разряда запоминается счетчиком 12, так как только на его вход посту15 пает разрешающий низкий потенциал с выхода 191, блока 11, на остальные счетчики

12 — 12н поступает уровень, запрещающий счет. Вслед за проверкой последнего Q-го бита первого разряда матрицы 4 поступаю- 20 щий по входу 15 со счетчика 2 стробирующий сигнал приводит к выбору выхода

19 в блоке 11, т.е. триггер 27 блока 11 перебрасывается в состояние «О», а триггер

27 устанавливается в состояние единицы, и аналогично происходят контроль и регистра25 ция результатов контроля сигналов нулей Q бит второго разряда матрицы 4, так происходит до окончания контроля всех сигналов нулей первых Q бит N-ro разряда.

При контроле сигналов этого последнего 30 разряда на выходе 20 блока 11 устанавливается высокий потенциал, и приходящий вслед за контролем сигнала нуля последнего

Q-го бита N-го разряда сигнала с выхода счетчика 2 проходит через элементы И 13

ИЛИ вЂ” HE 14 и переводит триггер 5 в нулевое состояние, т.е. запись, а триггер 7 — в единичное состояние. Ааналогично происходят запись-разрушение и контроль сигналов единиц первых Q)(N бит первых N разрядов матрицы 4. После этого триггеры 5 и 7 переходят в нулевое состояние, что через блок 1, 40 счетчик 2 и дешифратор 3 приводит к выбору последующих К адресов матрицы 4. Весь процесс записи и контроля повторяется для последующих Q)(N бит первых N разрядов и так продолжается до контроля всех бит первых N разрядов матрицы 4, подключен45 ных к селектору 9ь

В процессе этого контроля в каждом из

N счетчиков 12 â 12н накапливается число, равное количеству некондиционных бит, обнаруженных в соответствующем разряде 50 матрицы 4. При этом, если это число становится больше заранее определенного значения, с выходов соответствующих счетчиков 12 — 12 на соответствующие из входов

171 — 17н блока 11 поступают сигналы переполнения (низкий уровень), соответствующие из триггеров 271 — 27H устанавливаются в нулевое состояние, а соответствующие из мультиплексоров 28 †2 обеспечивают исключение контроля этих разрядов при всех последующих циклах контроля.

По окончании контроля N первых разрядов с выхода 59 блока 1 на вход 23 блока

10 поступает переключающий импульс, в регистре 35 происходит сдвиг на один разряд, в результате чего контакты ключа Зб размыкаются, а замыкаются контакты ключа

Збг, соответствующие селектору 9 . Одновременно тем же импульсом, поступающим с выхода 59 блока 1 на вход 18 блока 11 и входы сброса счетчиков 12 — 12, последние переводятся в исходное состояние. Аналогично начинается процесс контроля бит последующих N разрядов матрицы 4, подключенных через шины 21 к селектору 9 . Так продолжается до контроля всех бит матрицы

4, после чего устройство возвращается в исходное состояние импульсом, выработанным на выходе 59 блока 1, при этом сигнал единицы оказывается на выходе 35 ре ги стр а 35.

Таким образом, в устройстве запись разрушение информации происходит параллельно в группе N разрядов контролируемой матрицы 4, что существенно повышает быстродействие.

1. Устройство для контроля матриц памяти на цилиндрических магнитных пленках с неразрушающим считыванием информации, содержащее счетчик адреса, дешифратор адреса, первый и второй триггеры, блок дискриминации амплитуды считанного сигнала, формирователи токов записи и блок управления, первый выход которого подключен к счетному входу счетчика адреса

Я (где Я вЂ” целое число) разрядных выходов которого соединены с информационными входами дешифратора адреса, управляющий вход которого подключен к второму выходу блока управления, вход управления записью и третий выход которого соединены соответственно с (@+1) -м разрядным выходом счетчика адреса и с первыми входами запуска формирователей токов записи, вторые входы запуска которых подключены к выходу второго триггера, причем вход режима работы блока управления соединен с прямым выходом первого триггера, выходы дешифратора адреса являются адресными выходами устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены MN-разрядных селекторов, где M)

5 прямой выход которого соединен со счетным входом второго триггера и входом управления коммутацией блока выбора селектора, информационные входы которого соединены с выходами формирователей токов записи, причем одни из выходов блока выбора се- 5 лектора подключены к информационным входам блока дискриминации амплитуды считанного сигнала, вход стробирования которого соединен с пятым выходом блока управления, другие выходы блока выбора се- 10 лектора соединены с информационными входами селекторов, селектирующие входы которых и входы установки счетчиков ошибок подключены к выходам с первого по (N-й блока выбора канала (N+1) -й выход которого соединен с первым входом эле- 15 мента И, второй вход которого подключен к (@+2) -му разрядному выходу счетчика адреса и входу стробирования блока выбора канала, вход управления выбором и разрядные входы которого соединены соответственно с инверсным выходом первого триггера и выходами счетчиков ошибок, счетные входы которых подключены к выходу блока дискриминации амплитуды считанного сигнала, вход управления выбором блока выбора селектора, входы сброса счет- 25 чиков ошибок и вход сброса блока выбора канала соединены с шестым выходом блока управления, вход управления выбором адресов которого подключен к выходу второго триггера, другие информационные

6 входы и выходы селекторов являются информационными входами и выходами устройства.

2. Устройство по п. 1, отличающееся тем, что блок выбора канала содержит триггеры, мультиплексоры, элементы И и элементы

ИЛИ вЂ” НЕ, выходы которых являются выходами с первого по N-й блока, причем первый вход каждого из элементов ИЛИ вЂ” НЕ и первый вход одноименного мультиплексора соединены с выходом одноименного триггера, вход данных которого подключен к выходу одноименного элемента И, первые входы элементов И с первого по N-й и селектирующие входы мультиплексоров с первого по N-й соответственно объединены и являются разрядными входами с первого по

N-й блока, выход каждого селектора, кроме последнего, подключен к вторым входам последующих элементов И и селектора, выход последнего селектора соединен с вторыми входами первого селектора и первого элемента И, вторые входы элементов ИЛИ—

НЕ объединены и являются входом управления выбором разряда блока, вход установки первого триггера и входы сброса остальных триггеров объединены и являются входом сброса блока, вход сброса первого триггера подключен к шине нулевого потенциала, входы синхронизации триггеров объединены и являются входом стробирования блока, выход последнего мультиплексора является (N+1)-м выходом блока.

1387045

Составитель Т. Зайцев

Редактор И. Горная Техред И. Верес Корректор В. Бутяга

Заказ 1225 50 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4