Вычислительное устройство

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных процессорах для преобразования координат группы осесимметричных векторов. Цель 19 изобретения - повьпаение быстродействия и расширение класса решаемых задач за счет преобразования группы векторов. Устройство содержит счетчики 1 и 2 по модулю три и М/2, блок 3 формирования адреса, блок 4 памяти матрицы п, блок 5 запоминания матрицы А, умножители 6-8, регистры 9-11, сумматоры 12,13, вычитатель 14, регистры 15,16,24-27, генератор 17 тактовых импульсов, счетньй триггер 18, группу 19 информационных входов устройства, вход 20 начальнойг установки, выход 21 стробирования, мультиплексоры 22,23 адресный выход 28, информационный выход 29, элемент ИЛИ 30. § 3 ил. сл (Г Од tvd СЛ

СОЮЗ СОНЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1

„„SU„„ I4 2511 (5E)4 G 06 F 7 544

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ У СВИДЕТЕЛЬСТВУ

ВИЗЛПОТИА

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (2i) 4214852/24-24 (223 23.03.87 (46) 23.10 ° 88. Бюл. И 39 (71) Московский инженерно-физический институт (72) М.KE.Ñèëèí (53) 681 ° 325(088 ° 8) (5e) Авторское свидетельство СССР

1109742, кл. G 06 F 7/544, 1982.

Авторское свидетельство СССР

Ф 959071, кл. G 06 Р 7/544, 1981. (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в специализированных процессорах для преобразования координат группы осесимметричных векторов. Цель изобретения — повышение быстродействия и расширение класса решаемых задач за счет преобразования группы векторов. Устройство содержит счетчики 1 и 2 по модулю три и И/2, блок 3 формирования адреса, блок 4 памяти матрицы п, блок 5 запоминания матрицы А, умножители 6-8, регистры 9-11, сумматоры 12,13, вычитатель 14, регистры 15,16,24-27, генератор 17 так товых импульсов, счетный триггер 18, группу 19 информационных входов устройства, вход 20 начальной установки, выход 21 стробирования, мультиплексоры 22,23> адресный выход 28, информационный выход 29, элемент ИЛИ 30. Я

3 ил.

14325!1

Изобретение относится к вычислительной технике и может быть использовано в специализированных процессорах для преобразования координат группы осесимметричных векторов.

Цель изобретения — повышение быстродействия и расширение класса решаемых задач за счет преобразования группы векторов. 10

Рассмотрим функциональное навначениф предлагаемого устройства, В ряде практических задач возникает необходимость вычисления матрицы:

N=nA, (1) 15 матрица размерности МхЗ, где М вЂ” количество векторов в группе;

"Т" — символ транспортирования; 20

А (а „) матрица размерности 3Х3. матрица размерности МхЗ, обладающая следующими свойствами: пусть вектор25

- т п Р =(nр,ио»np ) — P-a строка матрйцы й, тогда яля л обого »=0, Й72-1 где И= м я и, существует номер 1=Р+ .+0,5М такой, что nT= 30

=(np -" р, иР) ,Предлагается следующий алгоритм раСчета матрицы.

1. Расчет Fp =и,» а„+и а1 к о к Р1

2. Расчет (:p =и р а „. к

3. Расчет N< =F < +Ср и расчет к к к

N = -Г +G (N — K-й элемент P-й

Рк к строки матрицы N), Повторение пп., 1-3 для К=О, 1 2

5. Повторение пп. 1-4 для P=O, и/2-1.

Матрица А в частности может быть матрицей вращения.

На фиг. 1 представлена функциональная схема устройства; на фиг.2— пример реализации бл :ка запоминания матрицы А; на фиг. 3 — пример реализации блока формирования адреса.

Устройство содержит счетчик 1 по

50 модулю три, счетчик 2 по модулю М/2, блок 3 формирования адреса (БФА), блок 4 памяти матрицы п, блок 5 запоминания матрицы А, умножители 6-8, регистры 9-11, сумматоры 12 и 13, вычитатель 14, регистры 15 и 16, генератор 17 тактовых импульсов (ГТИ)» счетный триггер 18, группу 19 информационных входов устройства, вход 20 начальной установки устройства, выход

21 строба устройства, мультиплексоры

22 и 23, регистры 24 — 27, адресный выход 28 устройства, информационный выход 29 устройства, элемент ИЛИ 30.

Блок 5 содержит группы регистров 31

33 и группу мультиплексоров 34. Блок

3 содержит блок 35 памяти и сумматор 36. На адресный вход блока 4 поступает значение P с выхода счетчика

2, при этом на первый, второй, третий выходы блока 4 выдаются соответствен» но значения и,n и и . Блок 35

Ь. 1 2 памяти БФА 3 адресуется значениями P и К со счетчиков соответственно 2 и 1.

При этом на выход блока 35 выдается значение Ар =ЗР+К, которое поступает

Рк на первый выход БФА 3 и является адресом записи N (т.е. номером этого

Рк элемента в матрице N); на второй выход БФА 3 поступает значение А =А +

+1,5 М, которое является адресом заnHcH N к

В регистрах 31-33 групп записаны значения элементов а -а матрицы А, поступающие с группы 19 входов устройства. При этом в регистрах 31 группы записаны элементы первой строки матрицы А, в регистрах 32 и 33 — соответветственно элементы второй и третьей строк, т.е. в каждом такте Т, на выходах мультиплексоров 34 группы находятся значения ао, а и а оk» 1k kак °

Выход Т1 генератора 17 подключен к счетному входу счетчика 1, синхровходам регистров 9, 10, 11,15 16 24-27, выход Т генератора 17 подключен к счетному входу триггера 12 и выходу

21 устройства, вход 20 устройства подключен к входам начальной установки генератора 17, триггера 18, счетчиков 1 и 2 и к первому входу элемента ИЛИ 30, второй вход которого подключен к выходу переполнения счетчика 2, выход счетчика 1 подключен к первому входу БФА 3 и к адресному входу блока 5, группа информационных входов которого подключена к группе

19 входов устройства, выход элемента 30 подключен к входу стробирования записи блока 5, первый, второй и третий выходы которого подключены соответственно к первым входам умножителей 6 — 8, вторые входы которых поп.14325 ключены соответственно к первому, второму и третьему выходам блока 4, адресный вход которого подключен к выходу счетчика,2 и соединен с вторым входом блока 3, первый, второй выходы которого подключены соответственно к информационным входам регистров 26 и 27, выход, переполнения счетчика 1 подключен к счетному входу счетчика 2, выходы регистров 9 и 10 подключены к первому и второму входам сумматора 12, выход которого подключен к первому входу сумматора 13 и входу вычитаемого вычитателя 14, вход 15 уменьшаемого которого подключен к выходу регистра 11 и соединен с вторым входом сумматора 13, выход которого и выход вычитателя 14 подключены соответственно к информационным входам регистров 15 и 16, выходы которых подключены соответственно к первому и второму информационным входам мультиплексора 23, выход которого подключен к выходу 29 устройства, выходы регистров 24 и 25 подключены к перво му и второму информационным входам мультиплексора 22, выход которого подключен к выходу 28 устройства, выход триггера 18 подключен к адресным входам мультиплексоров 22 и 23, выходы регистров 26 и 27 подключены соответственно к информационным входам реги. стров 24 и 25.

Устройство работает следующим образом.

По сигналу начальной установки (НУ) счетчики 1 и 2 и триггер 18 устанавливаются в ноль, генератор 17 — в начальное состояние, в регистры 31 — 33 группы записываются значения элемен40 тов матрицы А. По окончании сигнала

НУ на выходе ГТИ 17 появляются синхроимпульсы Т,, Тг (фиг. 4). Длительность

Т,=2Тг, длительность сигнала НУ: Т „„ Ъ

> Т ° Счетный триггер 18 в течение 45 одного периода T>:ïðèíèìàåò оба воз можных состояния — 0 и 1, что обес печивает коммутацию на выходы 28 и 29 устройства регистров соответственно

24 и 15 (при нулевом состоянии) и 25 50 и 16 (при единичном состоянии). Выдаваемая информация стробируется импульсами Т .

Рассмотрим порядок вычисления на примере вычисления N p u N p . Пусть 55 к по очередному синхроимпульсу T счетчик 1 принимает значение К, а счетчик 2 — значение Р, вследствие чего

11

4 на первом и втором выходах БФА 3 формируются соответственно значения А и А, на первом, втором и третьем

1с выходах блока 4 устанавливаются значения соответственно п,п,пР

О 1 г на первом, втором и третьем выходах блока 5 — значения соответственно ао,а,,а . На умножителях 6 — 8 вычисляются значения соответственно п,ao,n à, и пр а . Следующим

Р1 г гк синхронмпульсом Т„ указанные значения запишутся в соответствующие регистры (9-11), а в регистры 26 и 27 запишутся сформированные значения Ар к и А . При этом состояние счетчика 1 к увеличивается на единицу, вследствие чего формируются операнды и адреса для К+1. По следующему синхроимпульсу Т1 в регистры 15 и 16 запишутся вычисленные значения N p u N, а в к регистры 24 и 25 — их адреса А

Рк и Ар, в регистры 9 - 11 запишутся к произведения, а в регистры 26 и 27 адреса, рассчитанные для К+1 и формируются операнды для К+2 и т.д. По окончании расчета одной строки (К=О, 1,2) импульс переполнения счетчика 1 увеличивает на единицу состояние счетчика 2 и процесс повторяется для следующей строки (Р+1).

Т.о., в каждом такте Т, рассчитываются два элемента матрицы N которые выдаются на выход 29 устройства, как зто было описано выше.

Рассмотрим завершение цикла: при

К=2 и Р=М/2 очередной синхроимпульс Т

1 записывает в регистры 9 — 11 значения произведений, соответствующие К=2 и

Р=М/2, в регистры 26 и 27 — соответствующие им адреса; счетчик 1 устанавливается в ноль и импульс переполне ния счетчика 1 вызывает переполнение счетчика 2, импульс переполнения которого записывает новые значения элементов матрицы А в регистры блока 5.

По очередному синхроимпульсу Т„ в регистры 15 и 16 записываются два последних результата для старого значения матрицы А, а в регистры 9 — 11 первые произведения, рассчитанные для нового значения матрицы А, и далее процесс повторяется так„ как это описано выше.

5 14325 формула изобретения

Вычислительное устройство, содержащее четыре регистра, два сумматора, один вычитатель и два мультиплексора, причем выход первого регистра подключен к входу первого операнда первого с мматора, выход которого подключен к в оду первого операнда второго сумм тора, о т л и ч а ю щ е е с я тем, ч о, с целью повышения быстродействия и расширения класса решаемых задач з счет преобразования группы вектор в, в него введены цва счетчика, блок формирования адреса, блок памят матрицы п9 блок запоминания матриц I А, три умножителя, пять регистров, г нератор тактовых импульсов, счетный т иггер и элемент ИЛИ, причем первый в ход генератора тактовых импульсов и дключен к счетному входу первого с етчика и синхровходам регистров с п рвого по девятый, вход начальной у тановки устройства подключен к вхо" 2g д м начальной установки генератора т ктовых импульсов, первого и второго с етчиков, счетного триггера и к перв му входу элемента ИЛИ, выход которого подключен к входу стробирования ЗО записи блока запоминания матрицы А, п рвый9 второй и третий выходы которого подключены к входам первых сом ожителей умножителей с первого по т етий входы вторых сомножителей ко"

35 т рых подключены соответственно к п рвому, второму и третьему выходам б ока памяти матрицы п, адресный вход которого подключен к выходу счетчика по модулю И/2 и соединен с вторым вводом блока формирования адреса, первый вход которого подключен к выходу первого счетчика и соединен с

11 6 адресным входом ьлока запоминания матрицы А, группа информационных входов которого подключена к группе информационных входов устройства, выход переполнения первого счетчика подключен к счетному входу второго счетчика, выход переполнения которого подключен к второму входу элемента

ИЛИ, второй выход генератора тактовых импульсов подключен к выходу строба устройства и синхровходу счетного триггера, выход которого подключен к адресным входам первого и второго мультиплексоров, выходы которых подключены соответственно к адресному и информационному выходам устройства, первый и второй выходы блока формирования адреса подключены соответственно к информационным входам четвертого и пятого регистров, выходы которых подключены соответственно к информационным входам шестого и седьмого регистров, выходы которых подключены соответственно к первому и второму информационным входам первого мультиплексора, выходы первого, второго и третьего умножителей подключены соответственно к информационным входам первого, третьего и второго регистров, выход третьего регистра подключен к второму входу первого сумматора, выход которого подключен к входу вычитаемого вычитателя, вход умень" шаемого вычитателя соединен с вторым входом второго сумматора и подключен к выходу второго регистра, выходы второго сумматора и вычитателя подключены соответственно к информационным входам восьмого и девятого регистров, выходы которых подключены соответственно к первому и второму информационным входам второго мультиплексора.

1432511

Нд g

На g5

Составитель З.Шершнева

Техред Л.Сердюкова Корректор С.Черни

Редактор Е.Папп

Заказ 5441/41

Тираж ?04 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

Il3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4