Запоминающее устройство с частичным резервированием

 

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах , имеющих дефектные элементы памяти . Цель изобретения - повышение быстродействия и расширение функциональньрс возможностей устройства за счет выявления дефектных элементов памяти в режиме самоконтроля. Устройство содержит регистр 1 адреса, первый 2 и второй 7 блоки памяти, ре- : гистр 4 числа, коммутатор 5, блок 6 управления резервированием, первый 8 и второй 9 буферные регистры, блок 10 сравнения, триггеры 11 и элементы ИЖ 12. Устройство работает в двух режимах. Первый режим - режим самоконтроля - позволяет выявить неисправные элементы памяти в блоке 2, заменить их резервными элементами 3 памяти блока 2 и запомнить информацию о такой замене в блоке 7 памяти Второй режим обеспечивает эксплуатацию устройства при записи и считывании информации. 3 ил. . € сл

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 4 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4145223/24-24 (22) 10.11.86 (46) 30. 10.88. Бюл. Ф 40 (72) Н.И. Безручко (53) 681.327 (088.8) (56) Заявка Японии У 59-31159, кл, 97(7)С, опублик. 1985.

Авторское свидетельство СССР

Р 1084903, кл. G 11 С 29/00, 1982. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ЧАСТИЧНЫМ РЕЗЕРВИРОВАНИЕМ (57) Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах, имеющих дефектные элементы памяти. Цель изобретения — повышение быстродействия и расширение функциональных возможностей устройства за

„„SU„„1434503 А 1 счет выявления дефектных элементов памяти в режиме самоконтроля. Устройство содержит регистр 1 адреса, первый 2 и второй 7 блоки памяти, регистр 4 числа, коммутатор 5, блок 6 управления резервированием, первый 8 и второй 9 буферные регистры, блок 10 сравнения, триггеры 11 и элементы

ИЛИ 12. Устройство работает в двух режимах. Первый режим — режим самоконтроля — позволяет выявить неисправные элементы памяти в блоке 2, заменить их резервными элементами 3 памяти блока 2 и запомнить информацию о такой замене в блоке 7 памяти. ВтоЪ.Ю рой режим обеспечивает эксплуатацию Ж устройства при записи и считывании информации. 3 ил.

1434503

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах, имеющих дефектные элементы памяти.

Цель изобретения — повышение быстродействия и расширение функциональных возможностей устройства за счет выявления дефектных элементов памя ти в режиме самоконтроля. 10

На фиг. 1 изображена структурная схема предлагаемого устройства; на иг. 2 — структурная схема коммутаора; на фиг. Э вЂ” структурная схема лока управления резервированием.

Устройство содержит регистр 1 адеса, первый блок 2 памяти с резервыми элементами 3 памяти, регистр 4 исла, коммутатор 5, блок 6 управленя резервированием, второй блок 7 амяти, первый 8 и второй 9 буферные егистры, блок 10 сравнения, триггеы 11 и элементы ИЛИ 12.

Коммутатор 5 содержит входы 13 — 16.

Блок 7 содержит входы 17, выхо- 25

18 и входы 19.

Коммутатор 5 содержит выходы 20.

Устройство также содержит информаь ионные 21 и адресные 22 входы, первый 23 и второй 24 входы задания режиМа работы устройства, установочный йход 25, тактовые входы 26 и 27, выход "Ячейка памяти исправна" 28 и вы од "Ячейка памяти неисправна" 29, Регистр 4 — n-разрядный, регистр

8 — m-разрядный, регистр 9 — (n+m)разрядный, причем n ), m.

Коммутатор 5 содержит мультиплексоры 30 и группы элементов И 31, причем число мультиплексоров и групп элементов- И 3 1 равно разрядности п блока 2 памяти, и элементы ИЛИ 32 в.количестве, равном числу m резервных разрядов.

Блок 6 управления резервированием

45 содержит два регистра 33 и 34 сдвига,три счетчика 35 — 37, дешифратор

38, элемент 39 сравнения„ генератор

40 тактовых импульсов, формирователи

41 и 42 одиночных импульсов, группы элементов И 43 — 45, элементы И 46 — 50, группы элементов ИЛИ 51 и 52, элементы ИЛИ 53 — 55, группы триггеров 56 и 57 и триггеры 58 — 62.

В качестве блока 7 памяти может быть использовано либо оперативное

ЗУ, либо программируемое постоянное

ЗУ.

Устройство работает в двух режимах.

Первый режим работы — режим самокоитроля — выявляет в каждой ячейке памяти неисправные элементы памяти блока 2 и находит необходимые резервные разряды„ координаты которых затем записываются в соответствующие разряды блока 7 памяти

Второй режим работы обеспечивает эксплуатацию устройства. Перед выборкой каждого слова опрашивается блок 7, где хранится информация первого режима работы, и взамен неисправных элементов памяти оперативно подключаются резервные элементы 3 блока 2.

Перед началом работы все регистры, счетчики и триггеры устройства сброшены в исходное состояние(цепи управления сбросом не показаны).

При первом режиме работы (после установления на входах 22 необходимого адреса) в регистр 4 записывается число, подаваемое по входам 21.

Далее подается управление на вход 27, в результате чего информация из регистра 4 переписывается в регистр 8, при этом в регистре 4 информация остается. Затем подается команда по входу 23 и производится запись числа из регистра 4 и из регистра 8 через элементы ИЛИ 12 в блок 2. Далее опять по команде на вход 23 считывается информация из блока 2 и записывается только в регистр 9. Информация, считанная в регистре 9, и информация хранящаяся в регистрах 4 и

8, поразрядно сравниваются в блоке

10. Сигналы несравнения, показывающие неисправные элементы памяти в выбранной ячейке памяти, перебрасывают соответствующие триггеры 11.

Если все элементы памяти в и разрядах блока 2 годные, тогда нулевая информация с триггеров 11 вызывает срабатывание элемента И 50, KQTopbIH перебрасывает триггер 62 и выдает сигнал по выходу 28, показывающий годгодность всех и разрядов. Тогда выбирается очередное слово.

Если имеются неисправные разряды тогда по отсутствию сигнала на выходе 28 на вход 25 подается одиночный сигнал, переписывающий состояния триггеров 11 в регистры 33 и 34 и перебрасывающий триггер 61, подключая тем самым генератор 40 тактовых им143 503 пульсов к регистрам 33 и 34 сдвига через элементы И 47 — 49. Генератор 40 сдвигает информацию одновременно в двух регистрах 33 и 34 сдвига, в результате чего производится запись единиц с регистров в счетчики 35 и

36. Так как запись в регистр 34 производится с инверсных выходов триггеров 11 то в результате сдвига в счетчике 35 хранится информация о числе исправных элементов памяти m резервных разрядов, а в счетчике 36 число неисправных элементов памяти в и разрядах блока 2 памяти.

После сдвига на и тактов регистры

33 и 34 очищаются и выходной сигнал дешифратора 38, управляемый счетчиком 37, разрешает работу элемента 39 сравнения, который срабатывает, если

20 число исправньгх элементов m разрядов больше или равно числу неисправных элементов и разрядов блока 2. В противном случае элемент 39 сравнения не срабатывает и при отсутствии сигнала на выходе 29 выбирается следующее слово, а предыдущее в дальнейшем блокируется блоком управления (не показан) .

После срабатывания элемента 39 сравнения производится поиск и подключение резервных разрядов. По сигналу с элемента 39 формирователь 42 записывает единицу одновременно в оба регистра 33 и 34 сдвига, в результате чего перебрасывается триггер 58, который подает разрешающий уровень на первые входы группы элементов И 43, и через элемент ИЛИ 55 перебрасывается триггер 60, который блокирует эле40 ментом И 49 вход регистра 34 сдвига от генератора 40 тактовых импульсов.

Далее производят через элементы

И 47 и 48 последовательный сдвиг ранее записанной единицы в регистр 33.

В результате последовательного обращения к каждому разряду (за счет потактного сдвига в регистре 33 единицы). срабатывает соответствующий элемент И 43 и триггер 56, разре50 шающий работу по первому входу элементам И 45. После срабатывания элемента И 43 сигнал через элемент ИЛИ

53 перебрасывает триггеры 59 и 60, тем самым запрещая через элемент И 48

55 выдавать тактирующие импульсы в регистр 33, а разрешает сдвигать единицу в регистре 34 сдвига. Единица в этом регистре переписывается поразрядно и при наличии исправных элементов памяти резервных разрядов срабатывает элемент И 44 и соответствующий элемент И 45, которьгй находится в группе, ранее выбранной триггером 56.

В результате срабатывает соответствующий триггер 57 через элемент ИЛИ

52. Кроме того, выходной сигнал элемента И 45 через элемент ИЛИ 54 опять перебрасывает триггеры 59 и 60, а в момент срабатывания триггера 57 через элемент ИЛИ 51 сбрасывается соответствующий триггер 56.

Выкодные сигналы триггеров 57 данной группы подключают в соответствующем мультиплексоре 30 коммутатора 5 резервный разряд взамен неисправного разряда блока 2, а одновременно элемент И 31 направляет информацию из разряда регистра 4 в годный резервный разряд.

Состояние триггеров 57 в каждой группе является входной информацией для блока 7, поступающей по вхо" дам 17.

Далее, если элемент И 46 не сработает, то значит имеется еще неисправный элемент памяти, информацию которого необходимо корректировать.

Поскольку триггеры 59 и 60 уже переброшены, то это позволяет продолжить сдвиг единицы в регистре 33 сдвига. Далее производится работа аналогично вышеописанной до тех пор пока элемент И 46 не сработает.

В итоге входы 15 группы триггеров

57 за счет мультиплексоров 30 и групп элементов И 31 коммутатора 5 подключают взамен всех разрядов с неисправными элементами памяти резервные разряды с исправными элементами основного блока 2.

После такого подключения и срабатывания элемента И 46 на входе 19 формируется импульс разрешения записи, после чего информация записывается в блок 7, Перебрав все адреса блока 2 и записав в блок 7 информацию о подключении необходимого резервного разряда взамен неисправного разряда блока 2; запоминающее устройство переходит во второй режим работы.

Все триггеры сбрасываются в исходное состояние.

При выборке слов из блока 2 считывается информация блока 7 путем подачи управления по входу 24.

1434503

Если в выбранной ячейке памяти отсутствуют дефекты, то соответствую.щее слово поступает в регистр 4 числа через мультиплексоры 30, управлением для которых является нулевая информация групп триггеров 57. В блоке 7 по данному адресу ничего не записано.

Если в ячейке памяти присутствуют дефекты, то после подачи импульcà по входу 24 информация на выходах t8 блока 7 о подключении резервн х разрядов считывается из блока 7 и перебрасывает соответствующие триг15 геры 57 через группы элементов ИЛИ

52 в блоке б. В результате срабатывают необходимые мультиплексоры 30 и группы элементов И 31 коммутатора 5.

При считывании информации из блока 2 работают мультиплексоры 30, при записи — группы элементов И 31 и элементы ИЛИ 32 и 12.

Формула из обретения

Запоминающее устройство с частичным резервированием, содержащее первый и второй блоки памяти, регистр исла, коммутатор, блок управления ! резервированием и регистр адреса, Причем входы регистра адреса и адресные входы, второго блока памяти поразрядно объединены и являются адресными входами устройства, выходы регистра адреса подключены к адресным входам первого блока памяти, входы записи-чтения первого и второго бло. ков памяти являются соответственно первым и вторым входами задания режима работы устройства, информационйые входы первой группы регистра числа являются информационными входами устройства, информационные входы . второй группы регистра числа подключены к выходам первой группы коммутатора, вход приема регистра числа является первым тактовым входом устройства, информационные входы первой и второй групп коммутатора подключены соответственно к выходам первой и второй групп первого блока памяти, 50 информационные входы первой группы первого блока памяти и информационные входы третьей группы коммутатора объединены поразрядно и соединены с соответствующими выходами регистра 55 числа, выходы группы блока управления резервированием подключены к управляющим входам коммутатора и информационным входам второго блока памяти, выходы которого соединены с информационными входами первой группы блока управления резервированием, выходы регистра числа являются информационными выходами устрой- ства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и расширения функциональных возможностей устройства за счет выявления дефектных элемент в памяти в режиме самоконтроля, в Hего введены первый и второй буферные регистры, блок сравнения, элементы ИЛИ и триггеры, входы которых подключены к выходам блока сравнения, информацион" ные входы первой группы блока сравнения соединены поразрядно с выходами второго буферного регистра, информационные входы второй группы блока сравнения соединены поразрядно с выходами регистра числа, информационные входы третьей группы блока сравнения соединены поразрядно с выходами первого буферного регистра, информационные входы первого буферного регистра соединены с одними из выходов регистра числа, выходы первого буферного регистра подключены к первым входам элементов ИЛИ, вторые входы которых соединены с выходами второй группы коммутатора, выходы элементов ИЛИ подключены к информационным входам второй группы первого блока памяти, выходы первой и второй групп которого подключены к информационным входам второго буферного регистра, выходы триггеров подключены к информационным входам второй группы блока управления резервированием, первый вьгход которого подключен к входу разрешения записи второго блока памяти, второй и третий выходы блока управления резервированием являются соответственно выходами Ячейка памяти исправна и

Ячейка памяти неисправна устройства, установочный вход блока управления резервированием является установочным входом устройства, вход приема первого буферного регистра и управляющий вход блока сравнения являются соответственно вторым и третьим тактовыми входами устройства.

i434503

1434503

Составитель В.Фонина

Pедактор А.Pевин Техред A.Кравчук Корректор Э. Лончакова

Заказ 5561/54

Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раунская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4