Устройство для сопряжения электронных вычислительных машин

 

Изобретение относится к вычислительной технике и используется для построения многомашинных вычислительных систем. Цель изобретения - пов ышение производительности -устройства за счет создания на передающей стороне очереди пакетов с возможностью передачи пакета по межмашинной магистрали с одновременным приемом в блок буферной памяти следующего пакета. С этой целью устройство содержит два блока 1,2 буферной памяти, причем блок 1 содержит п подблоков , аналогичных блоку 2. 1 з.п. фтлы, 5 ил.

ООЮЗ СОВЕТСНИХ СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (111 (g1) 4 С 06 F 15/16 г

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО;ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2i) 4186155/24-24 (22) 26.01.87 (46) 07il2.88. Бюп. В 45 (72) А.Ю. Куконин, В.А. Богатырев, Л. С. Иванов и В. В. Апинян (53) 681.325(088.8) (56) Авторское свидетельство СССР

М 980088, кл ° G 06 F 13/12, 1981

Авторское свидетельство СССР

Ф 907536, кл, G 06 F 13/36, 1980.

Авторское свидетельство СССР Ф 1285485, кл. G 06 F 15/16, 1985. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭЛЕК—

ТРОННЫХ ВЫЧИСЛИТЕЛЬНЫХ МАШИН (57) Изобретение относится к вычислительной технике и используется для построения многомашинных вычислительных систем. Цель изобретения— повышение производительности -устройства за счет создачия на передающей стороне очереди пакетов с возможностью передачи пакета по межмашинной магистрали с одновременным приемом в блок буферной памяти следующего пакета. С этой целью устройство содержит два блока 1,2 буферной памяти, причем блок 1 содержит п под-. блоков, аналогичных блоку 2. 1 з.п. ф вЂ,лы, 5 ил.

1443001

Изобретение относится к вычислительной технике и может йспользоваться для построения многомашинных вы-числительных систем.

Цель изобретения — повышение производительности устройства за счет создания на передающей стороне очереди пакетов с возможностью передачи пакета по межмашинной магистрали с одновременным приемом в блок буферной памяти следующего пакета, На фиг. 1 представлена структурная схема устройства:, на фиг. 2— схема первого блока буферной памяти; на фиг. 3 — схема схемы захвата; на фиг.4 — схема дешифратора адреса; на. фиг. 5 — схема соединения 3ВМ с помощью предлагаемого устройства в мнагомашинную систему. 20

Устройство для сопряжения электронных вычислительных машин .содержит блоки I и 2 буферной памяти, счетчики 3 и 4, триггеры 5 и 6, дешифратор 7 адреса, генератор 8 импульсов, схему 9 захвата, усилители 10-16, элементы И 17 и ИЛИ 18. При этом информационный вход-выход 19 устройства подключен к первому входу-выходу первого усилителя 10„ вход блокировки которого подключен к входу шестого усилителя 15 и выходу 20 схемы 9 захв ат a . Вход-вы>:од 2 п одт в ержд ения: устройства (магистраль подтвержде" ния) подключен к выходу второго !1и входу третьего 12 усилителей„ входвыход 22 захвата устройства (магистраль захвата) — к выходу шестого 15 и входу седьмого 16 усилителей,. входвыход 23 синхронизации: (магистраль синхронизации j — к вых6ду пятого 14 и входу четвертого !3 усилителей.

Адресные входы первого 1 и второго 2 блоков буферной памяти подключе-Hbl к информационным выходам соответственно первого 3 и второго 4 счетчиков. Выход переноса первого счетчика 3 подключен к входу установки в "1" первого триггера 5, а выход переноса второго счетчика 4 — к синхравходу второго триггера 6, инверсный выход которого подключен к выходу 24 занятости второго блока буферной памяти и управляющему входу 25

55 дешифратора 7 адреса, выход 26 выборки которого соединен с входом элемента И 17 и входом второго усилител-..

Вход 27 чтения первого блока 1 буферной памяти соединен с выходом 28 элемента ИЛИ 18, Кроме того, в устройства введены счетчики 29-32, триггер 33, формирователи 34 и 35 импульсов демультиУ

1 плексор 36, дешифраторы 37-39, элементы И 40-43, элементы ИЛИ 44 и 45, элемент НЕ 46, Причем выход переноса первого счетчика 3 подключен к счетному входу третьего счетчика 29„ информационные выходы которого соединены с выходами первого дешифратора 37.

Выходы последнего соединены с первыми входами 47 выборки первого блока 1 буферной IIBMHTH, BTopbIp. входы 48 выборки которого соединены с выходами второго дешифратора 38, входами соединенного с информационными выходами четвертого счетчика 30. Счетный вход счетчика 30 присоединен к выходу переноса пятого счетчика 3!, входу установки в "1" третьего триггера 33 и входу 49 сброса схемы 9 захвата.

Вход 50 записи первого блока 1 буферной памяти соединен со счетным входом первого счетчика 3 и входом

51 записи устройства, информационный вход 52 первого блока 1 буферной памяти, — с информационным выходом ВТо рого блока 2 буферной памяти и с входам-выходом (линией) 53,цанных устройства, а информационный выход 54 первого блока 1 буферной памяти— с информационным .входом второго бло ка 2 буферной памяти, входам 55 дешифратора 7 адреса и вторым входомвыходом первого усилителя !О. Вторые адресные входы первого блока буферной памяти соединены с информационными выходами пятого счетчика 31, <счетный вход которого соединен с;ео вым выходом,цемультиплексара 36, первым входом первого элемента ИЛИ 18 и первым входом второго элемента

ИЛИ 44, второй вход котарога саеди— нен с вторым выходом демультиплексара 36 и вторым входам первого элемента ИЛИ 18. Выход второго элемента

KIH 44 соединен с входом пятага усилителя 14, выход четвертого усилителя 13 подключен к первому входу второго элемента И 40 и второму входу первого элемечта И !7, выход котарага подключен к входу записи второго б.-о-ка 2 буферной памяти и первому входу!

443001 третьего элемента ИПИ 45, второй вход которого подсоединен к входу 56 чтения устройства и входу чтения второго блока 2 буферной памяти.

Выход первого триггера 5 соединен с входом третьего элемента И 41, выход которого соединен с входом прямого счета шестого счетчика 32 и синхровхадам первого триггера 5. Выход третьего триггера 33 соединен с первым входом четвертого элемента И 42, выход которого соединен с входом обратного счета шестого счетчика 32 и с синхровходом третьего триггера 33.

Выход генератора 8 импульсов соединен с вторым входом третьего элемента И 4!, входам первого формирователя

34 импульсов, тактовым входом 57 схемы 9 захвата и информационным входом демультиплексора 36, вход запрета которого соединен с выходом 20 схемы

9 захвата, а адресный вход — с выходом третьего усилителя 12 и входом элемента НЕ 46, выход которого пад- 25 ключен к второму входу второго элемента И 40. Выхоц последнего присоединен к входу формирователя 35 импупьсов, подключенного выходом к тактовому входу 58 дешифратора 7 адреса, 30 вход 59 сброса которого подключен к выходу седьмого усилителя 16 и входу 60 установки схемы 9 захвата, вход 61 запроса которой подключен к выходу пятого элемента И 43. Первый вход элемента И 43 соединен с входом

62 запроса устройства на захват, а второй вход — с выходом 63 занятости первого блока 1 буферной памяти и младшим информационным выходом тре- 40 тьего дешифратара 39, старший информационный выход которого соединен с выходом 64 требования приема информации в,первый блок буферной памяти устройства. Информационные входы 45 третьего дешифратора 39 соединены с информационными выходами шестого счетчика 32, выхоц первого формирова-.еля 34 импульсов — с вторым входом четвертого элемента И 42, выход третьего элемента ИЛИ 45 — со счетным входом второго счетчика 4, вход

65 начальной установки устройства-с входами начальной установки всех счетчиков триггеров и схемы 9 захФ

55 вата.

Кроме того, первый блок 1 буферной памяти (фиг.2) содержит п подблоков

66, каждый из которых содержит узел

67 памяти, аналогичный второму блоку

2 буферной памяти, элементы И 68 и

69, мультиплексор 70 адреса, формирователь 7! импульсов. Причем информацианньш вход 52 первого блока 1 буферной памяти саецинен с входами данных узлов 67 памяти подблоков 66, а инфармацианньй выход 54 первого блока !,".ферной памяти — с выходами данн.:.;; узлов 67 памяти подблаков 66.

Вход, 47 выборки первого блока 1 буферной памяти соединен с первыми входами элементов И 68 каждого падбло". ка 66 соответственно, а вторые вхоцы 48 выборки первого блока 1 буферной памяти — с первыми входами вторь|х элементов И 69 каждого подблока 66 соответственна. Выходы мультиплексоров 70 соединены с адресными входами узлов 67 памяти падблокав бб. Вход 50 записи первого блока 1 буферной памяти соединен с ".òoðûìè входами элементов И 68 каждого подблока 66, а вход

27 чтения первого блока буферной памяти — с вторыми входами вторых элементов И 69 каждого подблока 66.

Входы данных мультиплексоров 70 каждого гацблока 66 соединены с первым

72 и вторым 73 адресными входами первого блока 1 буферной памяти. Выходы первых элементов И 68 соединены с входами записи узлов 67 памяти каждого подблока 66, а выходы вторых элементов И 69 — с входами формирователей 71 импульсов и управляющими входами мультиплексоров 70 и подблоков 66. Выходы формирователей 71 импульсов каждого подблока бб соединены с входами чтения узлов 67 памяти и подблоков 66 первого блока 1 буферной памяти.

Схема 9 захвата (магистрали) содержит (фиг. 33 счетчик 74, регистр

75, триггер 76, причем выход регистра 75 подключен к информационному входу счетчика 74, выход переноса счетчика 74 — к синхровходу триггера 76, счетчик имеет вход 60 установки, тактовый вход 57,.триггер имеет вход 61 запроса, входы 49 и 77- сброса и выход схемы 9 захвата (магист" рали).

Дешифратор 7 адреса (фиг. 4) содержит схему 78 сравнения, регистр

79, триггер 80, элемент И 81. При, этом первые входы схемы 78 сравнения являются информационными входами!

443ОО!

55 дешифратора 7 адреса, а вторые входы подключены к выходу регистра 79. Выход схемы 78 сравнения подключен к.первому входу элементз И 81, второй вход которого является управляющим входом ?5 де!пифратора.7.адреса. Вход 58 дешифратора 7 адреса явется тактовым входом. Выход элемента

И 8! подключен к синхровходу триггера 80, выход которого является выходом 26 выборки дешифратора 7 адреса.

Вход 59 является входом сброс : дешифратора 7 адреса.

Устройство работает следующ м образом, Обмен между парой .ЭВМ 82, и 82 через устройства 83, и 83! для сойряжения ЭВМ и информационный вход-выход 19 устройства включает эта. †.ы,: проверка машиной 82. инициатором обмена занятости своего устройства и при необходимости ожидание его освобождения; занесение. пакета данных через вход-выход 53 устройства из ЭВМ 82! в блок 1 буферной памяти устрой т" ва 83 ; проверка занятости блока 2 б ферной памяти устройства 83 и в случае необходимости ожидание его освобождения; передача пакета данных из блока 1 буферной памяти устройства 83., блок буферной памяти устройства 83 с последующим освобождением входа-выхода 19 устройства; передача пакета иэ блока 2 буферной памяти устройства 83 через вход-!

I выход 53 данных устройства (линия

53) в ЭВМ 82!.

На первых этапах управление осуществляет ЭВМ 82,, на последнем --82 .

В устройстве 83 блок I буферной памяти доступен с линии 53 тольк э по записи, а блок 2 буферной памяти— только по чтению.

Запись данных с линии 53 в блок буферной памяти сопровождается сигналом на входе 5! записи устройств», а чтение данных из блока 2 буферной памяти — сигналами на входе 56 чтения устройства.

Сигналы с входа 51 поступают на счетный вход счетчика 3. При поступлении импульса записи на вход 51 происходит запись слова в блок I буферной памяти. По заднему фронту им пульса записи происходит увеличение

40 содержимого счетчика 3 на единицу.

Лдресные входы 72 блока 1 буферной памяти подключены к информационному выходу счетчика 3. Таким образом, устройство готово принять следующее слово пакета.

Межмашинный обмен начинается с начальной установки устройств 83,которая осуществляется подачей импульса на вход 65 начальной установки устройства. После начальной установки ЭВМ 82 í-чинает заносить пакет данных в блок 1 буферной памяти своего устройства через вход-выход 53.

После занесения пакета данных на вь1ходе переноса счетчика 3 (при его перевыполнении) вырабатывается импульс, который поступает на ">-вход триггера 5, устанавливая его в единичное состояние. Этот же импульс производит увеличение содержимого счетчика 29, которое дешифрируется дешифратором 37, при этом выход дешифратора 37 отображает адрес пакета в .блоке 1 буферной памяти. Длительность импульса переноса счетчи" ка 3 не превышает времени переклю--е ния триггера 5.

Уровень с выхода триггера 5 пост;пает на вход элемента И 41, на второй вход которого поступают импульсы с генератора 8. При прохождении очередного импульса на, выходе элемента

И 41 образуется фронт, который увеличивает на единицу содержимое счетчика 32 и обнуляет триггер 5, Е-вход которого находится в состоянии логическогс "О".

Состояние счетчика 32 дешифрируется на дешифраторе 39 с инверсными выходами, первый и последний выходные разряды которого отражают заполнение пакетами блока 1 буферной памяти.

Младшии выход дешифратора 3 i характеризует занятость памяти. =-. и на этом выходе логический "О, то память свободна. Старший разряд выхода дешифратора 39 указывает на запо":.íå-ние блока буферной памяти. Старший выходной разряд дешифратора 39 соединен с выходом 64 устройства, а младшии — с выходом 63 занятости первого блока буферной памяти. При переключении счетчика 32 в состояние, отличное от логического "О", на -той ли:--.ии г оявляется единичный потенциал, кото-рый поступает на вход элемента И 43.! 443001

Таким образом, прием пакетов в блок 1 буферной памяти возможен до появления уровня логического "0" на выходе 64.При наличии уровня разрешения захвата на входе 62 на входе 61 схемы захвата образуется сигнал, разрешающий устройству 83; произвести захват.

После разрешения всевозможных конфликтов по захвату входа-выхода (ма- !0 гистраль) 19 устройства от различны.. устройств 83 и предоставления входавыхода 19 устройству 83; на выходе

20 схемы 9 захвата вырабатывается уровень, который переключает усилитель 10 на передачу и через усили— тель 15 выс-.авляется на вход-выход 22 захвата, сигнал с выхода 20 схемы 9 захвата поступает на вход запрета демультиплексора 36, разрешая прохожде- 2 ние синхроимпульсов с генератора 8 на входы элементов ИЛИ 18 и 44. Синхроимпульсы с выхода 28 элемента

ИЖ! 18 поступают на вход 27 чтения блока 1 буферной памяти, а с выхода 25 элемента ИЛИ 44 через усилитель 14 —на вход-выход (магистраль) 23 синхронизации устройства.

Синхроимпульсы, поступая на вход

27 чтения блока 1 буферной памяти, инициируют чтение первого слова пакета, определяемого содержимым счетчика 30, на магистраль 19. В первом слове пакета должна содержаться информация об адресуемом устройстве

83 . Адресное слово через усилитель 35

1 !

0 устройства 83; поступает на входы 55 дешифраторов 7 адреса остальных устройств 83. Работа дешифраторов синхронизируется импульсами тактовой частоты, которые поступают через 40 усилитель 13 с магистрали 23 на элемент И 40, с выхода которого через формирователь импульсов 35 они проходят на вход 58 дешифратора 7 адреса.

Если адрес устройства и информация 45 в адресном слове совпадают, происходит появление единичного уровня на выходе 26 дешифратора 7 адреса, который через усилитель 11 выставляется на магистраль 2! подтверждения.

Дешифратор 7 адреса выполняет функции схемы подтверждения обращения к устройству, Если блок 2 буферной памяти устройства 83 занят, то дешифратор 7 адреса через усилитель 11 держит на магистрали 21 уровень логического 0".

Уровень с магистрали 21 через усилитель 12 поступает на адресный вход демультиплексора 36 устройства БЗ;, переключая направление прохождения синхроимпульсов на счетный вход счетчика 31 и на второй вход элемента

ИЛИ 18. Выходы счетчика 31 подключены к вторым адресным входам 73 блока 1 буферной памяти. По синхроим- .. пул-:о.у происходит чтение слова пакета, -пр.-:деляемого содержимым счетчика 30 и адресу, хранящемуся в счетчике 31, на магистраль 19. По заднем) фронту синхроимпулъса происходит наращивание содержимого счетчика 31.

После того, как пакет считан (переполнение счетчика 31), на выходе счетчика 31 образуется импульс, кото— рый поступает íà S-вход триггера 33, устанавливая его в состояние логической "l". Этим же импульсом увеличивается содержимое счетчика 30, тем самым осуществляется переход по чтению к следующему пакету в очереди, сбрасывается схема 9 захвата, освобождается магистраль 19. Длительность импульса переноса счетчика 31 не превышает времени переключения триггера 33.

Синхросигналы с генератора 8 поступа:ст на вход формирователя 34 импульсов, работающего по заднему фронту импульса, исключение этого элемента позволяет получить на входах элементов И 41 и 42 последовательность сдвинутых по фазе синхроимпульсов.

На выходе элемента И 42 образуется фронт, который уменьшает на единицу содержимое счетчика 32 и сбрасывает триггер 33, Р-вход которого подклю-. чен к логическому "0". Такой способ включения счетчика 32 позволяет в любой момент времени контролировать содержимое блока 1 буферной памяти и производить одновременно запись пакета данных в блок буферной памяти и чтение пакета на магистраль 19.

Если блок 1 буферной памяти соддржит еще пакеты, что характеризуется состоянием счетчика 32, и магистраль 19 свободна (отсутствует уровень на магистрали 227, устройство 83; может захватить магистраль 19. Рассмотрим передачу пакета данных, передаваемого по магистрали 19 в блок 2 буферной памяти устройства 831, Синхроимпульс с устройства 83; по магистрали 23 через усилитель I3, элемент;

И 17, открытый уровень на выходе 26 дешифратора 7 адреса поступает на

1443001

10 вход записи блока 2 буферной и".мяти и через элемент ИЛИ 45 на счетный вход счетчика 4„ выходы которото присоединены к адресным входам блска 2 буферной памяти. По импульсу проходит запись слова данных в блок 2 буферной памяти, а по заднему его фронту — увеличение содержимого счетчика 4. После переполнения счетчика (пакет принят) на его выходе образуется импульс, переключающий счетный триггер 5 в единичное положение, тем самым выставляя на выход 24 уровень, свидетельствующий о том, то 15 пакет принят. После этого ЗВМ 82„ начинает чтение пакета из блока. 2 буферной памяти. Импульсы чтения поступают на счетный вход счетчика 4 через элемент ИЛИ 45 и на вход чте- 29 ния блока 2 буферной памяти. По импульсу происходит чтение. слова, а по его заднему фронту — увеличение содержимого счетчика 4 . После чтения пакета на выходе переноса счетчика 4 появляется импульс„ возвращающий триггер 6 в нулевое состояние, .то свидетельствует по выходу 24 в ЗВИ

821 об освобождении блока 2 бу4крной памяти, 3О

Блок 1 буферной памяти (фиг.2) образует входную очередь. В нач;.ле работы запись производится в первый узел 67 памяти. Сигнал записи 1 эоходит через открытый элемент И 68 яа вход записи соответствующего узла 6? . памяти. Злементы И 68 подключают я соответственно к первым входам 4 вы-борки. Узел 6?i памяти адресуется через адресный вход 72 и мультиплексор 70. После заполнения первого узла

67 памяти открывается по входу: апи1 си 50 следующий элемент И 68. Таким образом, по записи становится достуг:-ным второй узел 67 памяти и т.д

Чтение происходит начиная с первого узла 67 памяти. Сигнал чтения посту1 пает на вход чтения узла 67 памяти через открытый по второму входу 48 выборки элемент И 69, переключал, мулвтиплексор 70 с входа 72 адреса на вход 73 адреса. Одновременно по ..игналу чтения с входа 27 формируется импульс чтения узла 67, памяти чг..рез формирователь 71. Затем осуществляется переход к чтению узла 67 и Ы и т.д, Схема 9 захвата (фиг.З) работ;.е=:

- а про с j поступают с входа 61 íà D- вход триггера 76. Если магистраль 22 находит— ся в состоянии логического "0", то на входе 60 счетчика 74 находится нулевой уровень, разрешающий счет.

При поступлении импульсов на вход 57 происходит последовательное наращивание его значения.

Начальное значение счетчика 74 задается значением регистра 75, представляющего соответствующий приоритету устройства 83 набор логических

"0" к "I". Чем выше приоритет устройства, тем большее двоичное значение находится на выходе регистра ?5. Как только возникает переполнение счетчика, на era выходе возникает импульс переноса, поступающий на С-вход триггера 76, переводя его в единичное состояние, Триггер 76 выставляет с выхода 20 через усилитель 15 на магистраль 22 единичный уровень. Усилитель 16 всех устройств 83 производит передачу этого уровня на вход 6 1 счетчиков 74, производя их начальчустановку. Сброс триггера ?6 осуществляется подачей сигнала на вход

49 или 77. Таким образом, в один момент времени возможен захват магистрали 19 только одним устройством.

Схема дешифратора 7 адреса (фкг.4) представляет собой схему ?8 сравнения. Код адреса устройства 83 задается регистром 79, представляющим набор логических "0" и "1" в зависи— мости от адреса устройства. Схема 78 сравнения синхронизируется скгналамп на входе 58. При совпадении адреса устройства, задаваемого регистром ?9, с информацией на входе 55 импульсы с выхода схемы 78 сравнения поступа--. ют на вход элемента И 81 и, если бл-"

? буферной памяти адресуемого ус г ства 83 свободсн (логическая i" на входе 25), импульсы с выколи элемента И 81 поступают на С-вход триггера 80 (D-вход в состоянии логической "1"), переключая его в единкчн; . положение, свидетельс-;íóêùee о что устройство выбрано, Единкчнь.й потенциал с триггера 80 выставляет:..на выход 26 выборки дешифратора адр са. Триггер 80 сбрасывается уровне логического "0" на входе 59.

Формула из о бра= eí

УстройсTBО для соiipяжeнич з Ji- .—..-.

, ь"

1443001

12 жащее первый и второй блоки буферной памяти, два счетчика, два триггера, дешифратор адреса, ге»ератор импульсов, схему захвата, усилитель, элементы И и ИЛИ, при этом информационный вход-выход устройства подключен к первому входу-выходу усилителя, вход блокировки которого подключен к выходу захвата устройства и выходу схемы захвата, первые адресные входы первого и адресные входы второго блоков буферной памяти подключены к информационным выходам соответст-. венно первого и второго счетчиков, 15 выход переноса первого счетчика подключен к входу установки в "1" первого триггера, а выход переноса второго счетчика — к синхровходу второго триггера, инверсный выход кото- Я рого подключен к выходу занятости второго блока буферной памяти и к управляющему входу дешифратора адреса, выход выборки которого соединен с первым входом первого элемента И и 25 выходом подтверждения подключения .:стройства, вход чтения первого блока буферной памяти соединен с выходом первого элемента ИЛИ, о т л и ч а ющ е е с я тем, что, с целью повыше- 9 ния »роизводительности за счет создания на передающей стороне очереди пакетов с возможностью передачи пакета по межмашинной магистрали с одновременным приемом в блок буферной па-З5 мяти следующего пакета, в устройство введены четыре счетчика, третий триггер, два формирователя импульсов, демультиплексор, три дешифратора, четыре элемента И, два элемента ИЛИ, ап элемент НЕ, причем выход переноса первого счетчика подключен к счетному входу третьего счЕтчика, информационные выходы которого соединены с входами первого дешифратора, выходы 45 которого соеди»ены с первыми входами выборки первого блока буферной памя-. ти, вторые входы выборки котороГо соединены с выходами второго дешифратора, входы которого соединены с информационными выходами четвертого счетчика, счетный вход которого соединен с выходом переноса пятого счетчика, с входом установки в "1" третьего триггера, и входом сброса схемы захвата, вход записи первого блока

55 буферной памяти соединен со счетным входом первого счетчика и входом записи устройства, информационный вход первого блока буферной памяти соединен с информационным выходом второго блока буферной памяти и с входом-вы— ходом дан»ых устройства, а информацио»ный выход первого блока буферной памяти соеци»е» с информационным входом второго блока буферной памяти, инфо-:.:.цпонным входом дешифратора адре;:.:. » вторым вхоцом-выходом усилителя, в.бурые адрес»ые входы первого блока буфер»ой памяти соединены с информациа»»ыми выходами пятого счетчика, счетный вход которого соединен с первым выходом демультиплексора, первым входом первого элемента ИЛИ и первым входом второго элемента ИЛИ, второй вход которого соединен с вторым выходом демультиплексора и вторым входом первого элемента ИЛИ, выход второго элемента HJBi соединен с выходом синхронизации устройства, вход синхронизации устройства подключен к первому входу второго элемент- И и второму входу первого элемента И, выход которого подключен к входу записи второго блока буферной памяти, и к первому входу третьего элемента

ИЛИ, второй вход которого соединен с входами чтения устройства и второго блока буферной памяти, выход первого триггера соединен с первым входом третьего элемента И, выход которого соединен с входом прямого счета шестого счетчика и с синхровходом первого триггера, выход третьего триггера соединен с первым входом четвертого элемента И, выход которого соединен с входом обратного счета шестого счетчика и с синхровходом тре-. тьего триггера, выход генератора импульсов соединен с вторым входом третьего элемента И, входом первого формирователя импульсов, тактовым входом схемы захвата и информационным входом демультиплексора, вход запрета которого соединен с выходом схемы захвата, а адресный вход — c входом подтверждения подключения устройства, входом элемента НЕ, выход которого подключен к второму входу второго элемента И, выход которого соединен с входом второго формирователя импульсов, выход которого подключен к тактовому входу дешифратора адреса, вход сброса которого подключен к входу захвата устройства и входу установки в "1" схемы захвата, вход залроса которой подключен

l4

13

1443001 к выходу пятого элемента И, т ервый вход которого соединен с входом запроса на захват устройства, второй вход — с входом занятости первого

5 блока буферной памяти и младшим информационным выходом третьего дешифратора, старший информационный выход которого соединен с выходом требования приема информации в первый блок буферной памяти устройства, информационный вход третьего дешифратора соединен с информационным выходом шестого счетчика, выход первого формирователя импульсон соединен с вторым входом четвертого элемента И, выход третьего элемента ИЛИ с оединен со счетйым входом второго сче ".чика, вход начальной установки устройства соединен с входами начальной станов-29 ки всех счетчиков, триггеров:I схемы захвата, t

2. Устройство по н. 1, о т л и чающее с я тем, чтоIIepный 25 блок буферной памяти содержит и подблоков, каждый из которых содержит узел памяти, дна элемента И, мультиплексор адреса, формирователь импульсов, причем информационный вход 3О первого блока буферной памяти соединен с входами данных узлов памяти всех подблокон, а информационный выход перного блока буферной памяти соединен с ныходами данных узлон памяти нсех подблоков, первые входы выборки первого блока буферной памяти соединены с первыми входами первых элементов И каждого подблока соответственно, а вторые входы выборки первого блока буферной памяти — с первыми входами вторых элементон И каждого лодблока, ныходы мультиплс.к-. соров адреса соединены с адресными входами соответствующих узлов памяти подблокон, вход записи первого блока буферной памяти соединен с вторыми входами первых элементов И каждого подблока, а вход чтения первого блока буферной памяти — с вторыми входами вторых элементов И каждого подблока, входы данных мультиплексоров адреса каждого подблока соединены с первым и вторым адресными нходами первого блока буферной памяти, причем в каждом подблоке выход первого элемента И соединен с входом записи узла памяти, выход второго элемента И сос.— динен с входом формирователя имлул сон и управляющим входом мультиплек " сора адреса, выход формирователя импульсов соединен с входом чтения узла памяти.

144300!

Составитель Ю. Грецкий

Редактор В. Петраш Техред М.Ходанич Корректор 0 Кравцова

Заказ 6386/46

Тираж 704 Подписное

ВПИИПИ Государственного комитета СССР по делам изобретений и открытий

1!3035, Москва, Ж-35, Раушская наб., д. 4/5

Нроиэводствеш -полиграфическое предприятие, г. Ужгород, ул. Проектная, 4