Суммирующее устройство

 

Изобретение относится к области вычислительной техники и может быть использовано при разработке устройств обработки цифровой информации, осуществляющих обработку массивов чисел . Целью изобретения является упро- .щение конструкции устройства. Доя достижения цели в устройство, содержащее две группы элементов И 1, 2 и преобразователь 3 двоичного кода в уплотненный код, введены дополнительно группа элементов ИЛИ 4 и блок 5 контроля нечетности. При этом цифра результата формируется на выходе блока контроля нечетности, а группа элементов ШШ формирует сдвинутый на один разряд код количества единиц для осуществления последовательного по разрядам параллельного по словам-метода суммирования. 1 ил. (Л с

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТНЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4274173/24-24 (22) 01.07.87 (46) 15.12.88. Бюл. Р 46 (71) Ленинградский электротехнический институт им. В.И.Ульянова (Ленина) (72) О.Г.Кокаев, В.С.Кисленко и Д.Амехо (53) 681.325 (088.8) (56) Справочник по цифровой вычислительной технике (ЭВМ и системы)/

/ Под ред. Б.Н.Малиновского. Киев:

Техника, 1980, с. 65, рис. 2, 4 з.

Авторское свидетельство СССР

Ф 1396139, кл. G 06 F 7/50, 1986. (54) СУММИРУЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники и может быть

„„SU„„1444752 А1 использовано при разработке ус тройств обработки цифровой информации, осуществляющих обработку массивов чисел. Целью изобретения является упро, щение конструкции устройства. Для достижения цели в устройство, содержащее две группы элементов И 1, 2 и преобразователь 3 двоичного кода в уплотненный код, введены дополнительно группа элементов ИЛИ 4 и блок

5 контроля нечетности. При этом цифра результата формируется на выходе блока контроля нечетности, а группа элементов ИЛИ формирует сдвинутый на один разряд код количества единиц для осуществления последовательного по разрядам параллельного по словам метода суммирования. 1 ил.

1444752 л ° Ъ,1

С тс "л+ лРу + ил

40 ш = N + 1о п

55

Изобретение относится к вычислительной технике и может быть использовано при разработке устройств обработки цифровой информации, осуществляющих обработку массивов чисел.

Цель изобретения — упрощение конструкции устройства.

На чертеже изображена структурная схема предлагаемого устройства.

Устройство содержит группы элементов И 1 и 2, преобразователь 3 двоичного кода в уплотненный код (ПДУ), группу: элементов ИЛИ 4,вклю,, чающую (n — 1) элемент ИЛИ, где п количество входов устройства, блок 5 контроля нечетности (БКН), вход 6 синхронизации, информационные входы

7 и выход 8 результата.

Устройство работает следующим об- 20 разом.

На входы 7 устройства поступают одноименные разряды всех слагаемых, начиная с младших разрядов, которые через элементы И 1 поступают на вхо- 25 ды ПДУ 3 в течение тактового импульса по входу 6. Данный тактовый импульс также пропускает на вторую . группу входов ПДУ 3 признак переноса, сформированного на предыдущем

1 такте суммирования. На выходе ПДУ 3 формируется уплотненный код, соответствующий количеству логических единиц в кодах, которые поступили по первой и второй группам входов. В

35 случае, если количество логических

"1" в уплотненном коде будет нечетно, то на выходе БКН 5 будет сформировано значение результата, равное логической 1", в противоположном случае — "0". Уплотненный код с выходов ПДУ 3, кроме первого, также поступает на группу элементов ИЛИ 4, которая формирует признак переноса в следующем такте работы. Общее число 45 тактов вычисления суммы равно где n — количество слагаемых;

N †-,, разрядность слагаемых, Пусть необходимо просуммировать следующие пять слагаемых: 10 1101

110110, 011101, 110111, 100101. Обрабатываемые срезы на выходах элементов И 1 имеют вид: 10111, 01010, 11111, 10100, 01110, 1 1011.

В течение первого тактового импульса, поданного на вход 6 синхронизации, на вход ПДУ 3 подается раз4 рядный срез младших разрядов слагаемых 10111 и признак переноса 0000, так как в исходном состоянии на всех выходах ПДУ 3 присутствовали логические "0", поэтому признак переноса на выходах группы элементов ИЛИ 4 будет сформирован нулевым. На выходе ПДУ 3 сформируется код 000001111. Настоящий код четный, поэтому с выхода БКН 5 на выход 8 результата поступит "0", а признак переноса равен 0011. Подача следующего разрядного среза на информационные входы 7 и тактового сигнала на вход 6 синхронизации возможна с периодом, равным

ГДЕ -"ПУ Г ЛИ И "ЛР— COOTBeTCTBeHHO задержки сигналов на элементе И, ИЛИ и ПДУ.

К моменту поступления на входы

ПДУ 3 второго разрядного среза, подаваемого в момент поступления второro импульса синхросигнала, и равного

01010, на вторую часть его входов поступит признак переноса 0011. На выходе ПДУ 3 сформируется код

000001111. Данный код четный, поэтому значение результата равно "0", а признак переноса 0011.

В третьем такте работы устройства на входы ПДУ 3 поступят коды 111.11 и 0011. После преобразования получим уплотненный код 00 1111111. Данный код нечетный, поэтому БКН 5 сформирует значение результата "1", а признак переноса, получаемый с выходов группы элементов ИЛИ 4, будет равен

0111.

Аналогичным образом устройство продолжает работу до получения восьмого разряда суммы. Полученный результат равен 11011100. В седьмом и восьмом тактах на входы элементов

И 1 поступают нулевые коды.

Формула изобретения

Суммирующее устройство, содержащее первую и вторую группы элементов

И и преобразователь двоичного кода в уплотненный код, причем первые входы элементов И первой группы подключены к входу синхронизации устройства, вторые входы элементов И первой группы соединены с информационными входами устройства, выходы элементов И первой группы подключены к соответ1444752 ствующим входам первой группы преоб- динены с вторыми входами элементов разователя двоичного кода в уплот- ИЛИ группы, выходы которых подключененный, о т л и ч а ю щ е е с я тем, ны к первым входам соответствукщих что, с целью упрощения конструкции, элементов И второй группы, вторые

5 устройство содержит группу из и- 1 входы которых соединены с входом элементов ИЛИ, где n — - количество ин- синхронизации устройства, выходы элеформационных входов устройства, и ментов И второй группы подключены к блок контроля нечетности, причем вы- входам второй группы преобразователя ходы четных разрядов преобразователя 1ð двоичного кода в уплотненный -код, двоичного кода в уплотненный код сое- выходы которого соединены с входами динены с первьми входами соответст- блока контроля нечеткости, выход вующих элементов ИЛИ группы, а нечет- которого подключен к выходу резульные выходы, начиная с третьего, сое- тата устройства.

Составитель А.Степанов

Редактор А.Ревин Техред М.Ходанич Корректор Л. Патай

Заказ 6506/47 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская иаб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул, Проектная, 4